JPS6237549B2 - - Google Patents
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- JPS6237549B2 JPS6237549B2 JP53045684A JP4568478A JPS6237549B2 JP S6237549 B2 JPS6237549 B2 JP S6237549B2 JP 53045684 A JP53045684 A JP 53045684A JP 4568478 A JP4568478 A JP 4568478A JP S6237549 B2 JPS6237549 B2 JP S6237549B2
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- Japan
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- gate
- voltage
- transistor
- threshold voltage
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し特に絶縁ゲート型
（以下MOS型という）半導体装置のゲート破壊を
防止する技術に関するものである。
（以下MOS型という）半導体装置のゲート破壊を
防止する技術に関するものである。
一般にMOS型半導体装置のゲート絶縁膜の破
壊は、封入容器のリード端子に直接接続されてい
るMOSトランジスタ特に回路の入力系を構成す
るMOSトランジスタに多い。これは回路の入力
系においては、外部からの静電気をトランジスタ
１つないしは２つの程度の非常に小さな容量で受
けるため異常に大きな電圧がゲートにかかる事に
なるためである。MOSトランジスタのゲート絶
縁膜は通常1000Å程度の薄いシリコン酸化膜で形
成され、その破壊電圧は70V程度であるため過剰
電圧によりゲート絶縁膜の破壊は容易に起る。こ
の現象は従来から大きな問題であり、破壊防止の
ためのゲート保護について過去に多くの提案がな
されている。入力端子にＰ−Ｎダイオードを入れ
る方法、ゲートを接地したMOSトランジスタを
用いる方法、厚いゲート絶縁膜を持つたMOSト
ランジスタを用いる方法等はよく知られた先行技
術の例である。しかしながら、ゲート保護装置と
して望まれる機能を詳細に検討し、備えるべき条
件を考察すると、これら先行技術には機能の不充
分なものが多い。
壊は、封入容器のリード端子に直接接続されてい
るMOSトランジスタ特に回路の入力系を構成す
るMOSトランジスタに多い。これは回路の入力
系においては、外部からの静電気をトランジスタ
１つないしは２つの程度の非常に小さな容量で受
けるため異常に大きな電圧がゲートにかかる事に
なるためである。MOSトランジスタのゲート絶
縁膜は通常1000Å程度の薄いシリコン酸化膜で形
成され、その破壊電圧は70V程度であるため過剰
電圧によりゲート絶縁膜の破壊は容易に起る。こ
の現象は従来から大きな問題であり、破壊防止の
ためのゲート保護について過去に多くの提案がな
されている。入力端子にＰ−Ｎダイオードを入れ
る方法、ゲートを接地したMOSトランジスタを
用いる方法、厚いゲート絶縁膜を持つたMOSト
ランジスタを用いる方法等はよく知られた先行技
術の例である。しかしながら、ゲート保護装置と
して望まれる機能を詳細に検討し、備えるべき条
件を考察すると、これら先行技術には機能の不充
分なものが多い。
一般にゲート破壊を防止する基本的考え方は、
外部リードからチツプ内に帯電電荷が流入する過
程で、電圧がゲートの破壊電圧まで上昇する前に
電荷をチツプ内に分散してしまう事にある。従つ
て充分な効果を持つゲート保護装置は、次の条件
を満たす事が必要である。
外部リードからチツプ内に帯電電荷が流入する過
程で、電圧がゲートの破壊電圧まで上昇する前に
電荷をチツプ内に分散してしまう事にある。従つ
て充分な効果を持つゲート保護装置は、次の条件
を満たす事が必要である。
(1) 帯電電荷を放電する閾値電圧は、ゲート破壊
電圧より充分低い事が必要で、低ければ低いほ
ど好ましい。
電圧より充分低い事が必要で、低ければ低いほ
ど好ましい。
(2) しかし正常な動作のさまたげとならない様に
帯電電荷を放電するための閾値電圧は、通常の
使用状態においてはその端子に印加される動作
電圧より充分高い事が必要である。
帯電電荷を放電するための閾値電圧は、通常の
使用状態においてはその端子に印加される動作
電圧より充分高い事が必要である。
(3) 帯電により電圧が閾値電圧を越えた後は、極
力速やかに放電が行われる必要がある。
力速やかに放電が行われる必要がある。
(4) 保護装置自身が破壊されてはならない。
従来考案されている保護装置はこれらのいずれ
かの条件に対し効果不充分なものである。
かの条件に対し効果不充分なものである。
例えば第１図は、拡散層によるＰ−Ｎダイオー
ドを保護装置として用いた従来技術の等価回路図
である。Ｎチヤンネルの場合につき述べると、ボ
ンデイングパツド１から導入された配線２はＮ型
不純物拡散層３とＰ型基板４で構成されるダイオ
ード５を経て内部トランジスタ６のゲートへ導か
れる。本構造ではＰ−Ｎダイオードの逆方向耐圧
をトランジスタ６のゲート耐圧以下に設定する事
により高電圧に対しトランジスタのゲートが破壊
する前にＰ−Ｎ接合が降伏を起し、電荷を拡散層
３から基板４へ放出する。しかしこの方法では、
一般にＰ−Ｎ接合の耐圧が40〜50vと高いためゲ
ートの破壊電圧70vに対しわずかの余裕しか取れ
ず、前述(1)項の条件に欠ける。即ち帯電が瞬間的
でＰ−Ｎ接合の降伏が追従できない様な場合に
は、瞬間的に接合耐圧以上に電圧が上昇し、実質
的に保護の機能を持たない場合が起るが、本例で
はその過大電圧に対する余裕が極めて小さい。
ドを保護装置として用いた従来技術の等価回路図
である。Ｎチヤンネルの場合につき述べると、ボ
ンデイングパツド１から導入された配線２はＮ型
不純物拡散層３とＰ型基板４で構成されるダイオ
ード５を経て内部トランジスタ６のゲートへ導か
れる。本構造ではＰ−Ｎダイオードの逆方向耐圧
をトランジスタ６のゲート耐圧以下に設定する事
により高電圧に対しトランジスタのゲートが破壊
する前にＰ−Ｎ接合が降伏を起し、電荷を拡散層
３から基板４へ放出する。しかしこの方法では、
一般にＰ−Ｎ接合の耐圧が40〜50vと高いためゲ
ートの破壊電圧70vに対しわずかの余裕しか取れ
ず、前述(1)項の条件に欠ける。即ち帯電が瞬間的
でＰ−Ｎ接合の降伏が追従できない様な場合に
は、瞬間的に接合耐圧以上に電圧が上昇し、実質
的に保護の機能を持たない場合が起るが、本例で
はその過大電圧に対する余裕が極めて小さい。
第２図は従来技術の別の例としてMOSトラン
ジスタを保護装置として用いた構造の等価回路図
を示す。この場合入力信号線の拡散層３をドレイ
ンとする様に保護用のMOSトランジスタが付加
される。保護用MOSトランジスタのゲート７及
びソース８は通常接地電位に接続される。この様
に構成すると、ドレイン３の耐圧はゲート絶縁膜
９と、ゲート電極７により生じる電界効果により
単なるＰ−Ｎ接合の耐圧より低くなる。例えば、
ゲート絶縁膜９の厚さを1000Å、基板の比較抵抗
を４π・cmとする事により拡散層３の耐圧を30v
程度にする事ができる。従つて第１図に示した例
よりも保護すべきトランジスタ６のゲート耐圧に
対して余裕があり、より好ましい効果が得られ
る。しかし通常はゲート保護装置としてのMOS
トランジスタは、内部に用いられているMOSト
ランジスタと同じ構造で作られるため、保護トラ
ンジスタのゲート絶縁物９の自身が破壊するとい
う欠点がある。
ジスタを保護装置として用いた構造の等価回路図
を示す。この場合入力信号線の拡散層３をドレイ
ンとする様に保護用のMOSトランジスタが付加
される。保護用MOSトランジスタのゲート７及
びソース８は通常接地電位に接続される。この様
に構成すると、ドレイン３の耐圧はゲート絶縁膜
９と、ゲート電極７により生じる電界効果により
単なるＰ−Ｎ接合の耐圧より低くなる。例えば、
ゲート絶縁膜９の厚さを1000Å、基板の比較抵抗
を４π・cmとする事により拡散層３の耐圧を30v
程度にする事ができる。従つて第１図に示した例
よりも保護すべきトランジスタ６のゲート耐圧に
対して余裕があり、より好ましい効果が得られ
る。しかし通常はゲート保護装置としてのMOS
トランジスタは、内部に用いられているMOSト
ランジスタと同じ構造で作られるため、保護トラ
ンジスタのゲート絶縁物９の自身が破壊するとい
う欠点がある。
第３図はさらに別の例で、保護トランジスタと
して内部素子と同じ構造のMOSトランジスタで
なく、厚いゲート絶縁物９を持つMOSトランジ
スタを用いた例である。この場合、ゲート電極７
を入力信号線２の電位に接続して用いる。本例で
は帯電電荷を厚いゲートを持つMOSトランジス
タのオン電流として放電する。従つて放電の閾値
電圧は保護MOSトランジスタの閾値電圧であ
る。
して内部素子と同じ構造のMOSトランジスタで
なく、厚いゲート絶縁物９を持つMOSトランジ
スタを用いた例である。この場合、ゲート電極７
を入力信号線２の電位に接続して用いる。本例で
は帯電電荷を厚いゲートを持つMOSトランジス
タのオン電流として放電する。従つて放電の閾値
電圧は保護MOSトランジスタの閾値電圧であ
る。
この構造は保護装置として巧妙に働く。即ち一
般にゲート破壊は半導体デパイスが実装された後
よりも、実装される前の取り扱い状態において高
い確率で発生するという経験的事実であり、この
様な状態では帯電する端子以外の他の全ての端子
がフロートの状態になつている。通常は基板にバ
イアスをかけて使用されるＮ−チヤンネルデバイ
スにおいては、基板バイアスが無い状態ではトラ
ンジスタの閾値電圧が低く、ゲート絶縁物９とし
て厚い絶縁物を用いても基板バイアスがかかつて
いない状態でその閾値電圧を10v程度に設定する
事は容易である。従つて本構造が他に優る点は放
電の閾値電圧が充分低い事と、保護装置のゲート
絶縁物が厚いため、第２図で示した様な保護装置
のゲートが破壊するという不都合がない事であ
る。基板バイアスがかかる通常の使用状態では、
このトランジスタの閾値電圧は80v以上になり通
常動作に対しては全く影響を与えない。
般にゲート破壊は半導体デパイスが実装された後
よりも、実装される前の取り扱い状態において高
い確率で発生するという経験的事実であり、この
様な状態では帯電する端子以外の他の全ての端子
がフロートの状態になつている。通常は基板にバ
イアスをかけて使用されるＮ−チヤンネルデバイ
スにおいては、基板バイアスが無い状態ではトラ
ンジスタの閾値電圧が低く、ゲート絶縁物９とし
て厚い絶縁物を用いても基板バイアスがかかつて
いない状態でその閾値電圧を10v程度に設定する
事は容易である。従つて本構造が他に優る点は放
電の閾値電圧が充分低い事と、保護装置のゲート
絶縁物が厚いため、第２図で示した様な保護装置
のゲートが破壊するという不都合がない事であ
る。基板バイアスがかかる通常の使用状態では、
このトランジスタの閾値電圧は80v以上になり通
常動作に対しては全く影響を与えない。
この様に本構造は前述の条件の(1)〜(3)項を満た
し、現在のところ最も効果的と思われるものであ
るが、この構造の欠点はトランジスタのオン電流
として電荷を放電する原理を持つにもかかわらず
ゲート絶縁膜が厚いためトランジスタのコンダク
タンスが小さく、そのため放電の速度が遅く、瞬
間的なパルスに追従できないという点である。こ
の欠点を膜厚を薄くする事により避けようとすれ
ば、閾値電圧が低下し、正常な使用状態における
閾値電圧を充分高く保つ事ができなくなる。
し、現在のところ最も効果的と思われるものであ
るが、この構造の欠点はトランジスタのオン電流
として電荷を放電する原理を持つにもかかわらず
ゲート絶縁膜が厚いためトランジスタのコンダク
タンスが小さく、そのため放電の速度が遅く、瞬
間的なパルスに追従できないという点である。こ
の欠点を膜厚を薄くする事により避けようとすれ
ば、閾値電圧が低下し、正常な使用状態における
閾値電圧を充分高く保つ事ができなくなる。
本発明の目的は正常な使用状態における高い閾
値電圧を保ち、かつ保護機能を発揮する際には高
い伝導度を持つ、保護装置を提供することにあ
る。
値電圧を保ち、かつ保護機能を発揮する際には高
い伝導度を持つ、保護装置を提供することにあ
る。
本発明による半導体装置は閾値電圧が比較的高
い領域と、電流能力が比較的大きい領域とを同一
チヤンネル内に備えたMOSトランジスタを保護
回路として用いたことを特徴とする。
い領域と、電流能力が比較的大きい領域とを同一
チヤンネル内に備えたMOSトランジスタを保護
回路として用いたことを特徴とする。
以下に第４図Ａ〜Ｃを参照して本発明の一実施
例を詳述する。
例を詳述する。
外部からの入力信号はボンデイングパツド１に
つながる金属配線２を経て拡散層３に導入され、
入力回路のトランジスタ６のゲートに導かれる。
保護装置は、入力信号線である拡散層３の一部を
そのままドレインとし、第１のゲート電極１０及
び第２のゲート電極１１をゲート電極とし、追加
された拡散層８をソースとするMOSトランジス
タから成る、第１ゲート１０の下のゲート絶縁物
１２は、比較的薄く構成され、電流能力の大きな
チヤンネル領域１３を構成する。第２ゲート１１
の下のゲート絶縁物１４は厚く構成され、比較的
閾値電圧の高いチヤンネル領域１５を構成する。
第一の電極１０及び第２の電極１１はコンタクト
孔１６を介して互いに電気的に接続され、配線２
により入力端子に接続される。拡散層８はソース
として接地電位に接続される。一例として現在一
般的なシリコンゲート技術により本構造を構成す
る場合を述べれば、第１のゲート１０を多結晶シ
リコンで第２のゲート１１をアルミニウムで構成
する事ができる。また比較的薄い絶縁物１３を
4000Å程度、厚い絶縁物１４を8000Å程度に設定
する事ができる。この様な構造を取る事により保
護装置として備えるべき条件を全て満たす事がで
きる。即ちゲート破壊が起り易い実装に至る前
の、基板バイアスがかからない状態で第２ゲート
１１の閾値電圧が10v程度に設定する事は容易で
あり、ゲート破壊電圧60〜70vに対し充分小さく
設定でき１項の条件は満足できる。通常動作に対
しては基板バイアスが印加され第２ゲート６の閾
値電圧を上げて使用する事になるので動作電圧に
対し充分高い閾値電圧にする事は容易であり、(2)
項の条件も満足できる。本発明においては、放電
と開始する閾値電圧を４チヤンネル１５の領域で
決めており、チヤンネル１３の部分は絶縁物１２
を薄くし電流能力を大きく設定してあるため、ひ
とたびゲート電圧が閾値電圧を越えると速やかに
電荷は放電され(2)項の条件を満足する。
つながる金属配線２を経て拡散層３に導入され、
入力回路のトランジスタ６のゲートに導かれる。
保護装置は、入力信号線である拡散層３の一部を
そのままドレインとし、第１のゲート電極１０及
び第２のゲート電極１１をゲート電極とし、追加
された拡散層８をソースとするMOSトランジス
タから成る、第１ゲート１０の下のゲート絶縁物
１２は、比較的薄く構成され、電流能力の大きな
チヤンネル領域１３を構成する。第２ゲート１１
の下のゲート絶縁物１４は厚く構成され、比較的
閾値電圧の高いチヤンネル領域１５を構成する。
第一の電極１０及び第２の電極１１はコンタクト
孔１６を介して互いに電気的に接続され、配線２
により入力端子に接続される。拡散層８はソース
として接地電位に接続される。一例として現在一
般的なシリコンゲート技術により本構造を構成す
る場合を述べれば、第１のゲート１０を多結晶シ
リコンで第２のゲート１１をアルミニウムで構成
する事ができる。また比較的薄い絶縁物１３を
4000Å程度、厚い絶縁物１４を8000Å程度に設定
する事ができる。この様な構造を取る事により保
護装置として備えるべき条件を全て満たす事がで
きる。即ちゲート破壊が起り易い実装に至る前
の、基板バイアスがかからない状態で第２ゲート
１１の閾値電圧が10v程度に設定する事は容易で
あり、ゲート破壊電圧60〜70vに対し充分小さく
設定でき１項の条件は満足できる。通常動作に対
しては基板バイアスが印加され第２ゲート６の閾
値電圧を上げて使用する事になるので動作電圧に
対し充分高い閾値電圧にする事は容易であり、(2)
項の条件も満足できる。本発明においては、放電
と開始する閾値電圧を４チヤンネル１５の領域で
決めており、チヤンネル１３の部分は絶縁物１２
を薄くし電流能力を大きく設定してあるため、ひ
とたびゲート電圧が閾値電圧を越えると速やかに
電荷は放電され(2)項の条件を満足する。
また、本発明では帯電によりゲート１０及び１
１の電位が上昇する時、ゲート絶縁物１２及び１
４を通常のMOSトランジスタのゲート絶縁物よ
り厚く構成するので、保護装置自身のゲート耐圧
は充分高くする事ができ(4)項の条件も満たす。
１の電位が上昇する時、ゲート絶縁物１２及び１
４を通常のMOSトランジスタのゲート絶縁物よ
り厚く構成するので、保護装置自身のゲート耐圧
は充分高くする事ができ(4)項の条件も満たす。
第５図、第６図は保護装置の占める面積を小さ
くするための本発明の別の実施例を示したもので
第１のゲート１０と第２のゲート１１を非対称に
重ね合せても本発明の目的は達せられることは勿
論である。又本発明はＮチヤンネル、Ｐチヤンネ
ルのいずれの半導体装置にも適用しうることも明
らかである。
くするための本発明の別の実施例を示したもので
第１のゲート１０と第２のゲート１１を非対称に
重ね合せても本発明の目的は達せられることは勿
論である。又本発明はＮチヤンネル、Ｐチヤンネ
ルのいずれの半導体装置にも適用しうることも明
らかである。
第１図ないし第３図はそれぞれ従来技術による
半導体装置の等価回路を示す図、第４図Ａ〜Ｃは
それぞれ本発明の一実施例による半導体装置を示
す平面図、断面図および等価回路を示す図、第５
図および第６図はそれぞれ本発明の別の実施例を
示す断面図である。 図中の符号、１……ボンデングパツド、２，３
……拡散層、５……Ｐ−Ｎ接合、６……MOSト
ランジスタ、１０……第１ゲート、１１……第２
ゲート。
半導体装置の等価回路を示す図、第４図Ａ〜Ｃは
それぞれ本発明の一実施例による半導体装置を示
す平面図、断面図および等価回路を示す図、第５
図および第６図はそれぞれ本発明の別の実施例を
示す断面図である。 図中の符号、１……ボンデングパツド、２，３
……拡散層、５……Ｐ−Ｎ接合、６……MOSト
ランジスタ、１０……第１ゲート、１１……第２
ゲート。
Claims (1)
- １ 入力端子に接続された絶縁ゲート型トランジ
スタのゲート破壊を防止するトランジスタであつ
て、一端を前記入力端子に接続し、他端を基準電
位に接続し、チヤンネル上に厚いゲート酸化膜と
薄いゲート酸化膜とを設け、前記薄いゲート酸化
膜上に第１のゲート電極を、前記厚いゲート酸化
膜上および前記第１のゲート電極上に第２のゲー
ト電極を夫々設け、前記第２のゲート電極を前記
第１のゲート電極に接続するとともに前記入力端
子にも接続した保護トランジスタを含むことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4568478A JPS54137286A (en) | 1978-04-17 | 1978-04-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4568478A JPS54137286A (en) | 1978-04-17 | 1978-04-17 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54137286A JPS54137286A (en) | 1979-10-24 |
| JPS6237549B2 true JPS6237549B2 (ja) | 1987-08-13 |
Family
ID=12726212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4568478A Granted JPS54137286A (en) | 1978-04-17 | 1978-04-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54137286A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0087155B1 (en) * | 1982-02-22 | 1991-05-29 | Kabushiki Kaisha Toshiba | Means for preventing the breakdown of an insulation layer in semiconductor devices |
| DE3586268T2 (de) * | 1984-05-03 | 1993-02-25 | Digital Equipment Corp | Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen. |
| JPS61283155A (ja) * | 1985-06-07 | 1986-12-13 | Mitsubishi Electric Corp | 半導体装置の入力保護回路 |
| US5436183A (en) * | 1990-04-17 | 1995-07-25 | National Semiconductor Corporation | Electrostatic discharge protection transistor element fabrication process |
| JP3587537B2 (ja) | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530312B2 (ja) * | 1975-01-16 | 1980-08-09 |
-
1978
- 1978-04-17 JP JP4568478A patent/JPS54137286A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54137286A (en) | 1979-10-24 |
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