JPS6237750A - アドレス発生回路 - Google Patents
アドレス発生回路Info
- Publication number
- JPS6237750A JPS6237750A JP60177156A JP17715685A JPS6237750A JP S6237750 A JPS6237750 A JP S6237750A JP 60177156 A JP60177156 A JP 60177156A JP 17715685 A JP17715685 A JP 17715685A JP S6237750 A JPS6237750 A JP S6237750A
- Authority
- JP
- Japan
- Prior art keywords
- address
- difference
- read
- write
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリにデータを書き込み、また読み出す際
のアドレス発生回路に関するものである。
のアドレス発生回路に関するものである。
従来の技術
近年、ディジタル信号処理技術が進歩をとげ、様々な分
野でディジタル化が図られている。ここでは、そのうち
コンパクト・ディスク（以下、ＣＤと称す）プレーヤを
一例に取上げ、その中で用いられている従来のアドレス
発生回路について説明する。
野でディジタル化が図られている。ここでは、そのうち
コンパクト・ディスク（以下、ＣＤと称す）プレーヤを
一例に取上げ、その中で用いられている従来のアドレス
発生回路について説明する。
ディジタル信号の記録、再生には、そのデータ信号の誤
りを防止するため、様々な手法が開発されており、ＣＤ
では、そのうち、クロス、インターリーブ、リードソロ
モン符号が用いられている。
りを防止するため、様々な手法が開発されており、ＣＤ
では、そのうち、クロス、インターリーブ、リードソロ
モン符号が用いられている。
この符号は、データ２４シンボル（１シンボル−８ビツ
ト）に対して、８シンボルのパリティを付は加えるとと
もに、スクランブルやインターリーブと呼ばれる時間軸
操作を施した誤り検出訂正符号である。復号の際には、
このスクランブルやインターリーブを解く必要があるが
、通常、これはランダムアクセスメモリ （以下、ＲＡ
Ｍと称す）のアドレスを、規則に従って発生させ、デー
タを読み出すことによって行う。
ト）に対して、８シンボルのパリティを付は加えるとと
もに、スクランブルやインターリーブと呼ばれる時間軸
操作を施した誤り検出訂正符号である。復号の際には、
このスクランブルやインターリーブを解く必要があるが
、通常、これはランダムアクセスメモリ （以下、ＲＡ
Ｍと称す）のアドレスを、規則に従って発生させ、デー
タを読み出すことによって行う。
第３図に、ＣＤプレーヤのＥＦＭ復調及び誤り訂正部分
のブロック図を示す。第３図において、１０はＥＦＭ復
調回路、２０は誤り訂正回路、３０はＲＡＭ、４０は分
周回路である。また、第４図に、誤り訂正回路のうち、
従来用いられていた、アドレス発生回路のブロック図を
示す。第４図で、５０は水晶で発振させたクロックを分
周する回路、６０は書き込みの、７０は読み出しのアド
レス発生回路、９０は読み出しアドレスと書き込みアド
レスを選択するセレクターである。
のブロック図を示す。第３図において、１０はＥＦＭ復
調回路、２０は誤り訂正回路、３０はＲＡＭ、４０は分
周回路である。また、第４図に、誤り訂正回路のうち、
従来用いられていた、アドレス発生回路のブロック図を
示す。第４図で、５０は水晶で発振させたクロックを分
周する回路、６０は書き込みの、７０は読み出しのアド
レス発生回路、９０は読み出しアドレスと書き込みアド
レスを選択するセレクターである。
以下、図を参照しながら説明する。
ＣＤから光学ピックアップにより検出された信号は、デ
ジタルレベルに波形整形されると同時に、各データに同
期したビットクロックが抽出される。
ジタルレベルに波形整形されると同時に、各データに同
期したビットクロックが抽出される。
このデータは、ＥＦＭと呼ばれる変調を受けているので
、それを復調回路第３図１０で復調し、その後誤り訂正
回路２０に送られる。誤り訂正回路では、まずデータを
ＲＡＭ３０に書き込むが、この書き込みアドレスの発生
は、前期したビットクロックを分周器２０に通して作ら
れたクロックに同期して行われる。また、ＲＡＭの読み
出しは、水晶により作られたクロックを分周器５０に通
したものに同期して行われる。ＲＡＭへの書き込みのク
ロックと、読み出しのクロックは、木来同じであること
が望ましいが、抽出されたクロックは、ディスクの偏心
や回転むらなどにより、安定しておらず、ジッタを含ん
でいる。一方、再生側は、一定のタイミングで読み出し
を行わなければならないため、書き込みと同じクロック
を用いず、水晶より作られたクロックで読み出しを行う
。第５図は、メモリのアドレスの状態を示した図である
。読み出し、書き込みともアドレスは下位から上位へ進
み、またアドレスが最上位までいくと、最下位にもどる
、いわゆるリングメモリ構成になっているものとする。
、それを復調回路第３図１０で復調し、その後誤り訂正
回路２０に送られる。誤り訂正回路では、まずデータを
ＲＡＭ３０に書き込むが、この書き込みアドレスの発生
は、前期したビットクロックを分周器２０に通して作ら
れたクロックに同期して行われる。また、ＲＡＭの読み
出しは、水晶により作られたクロックを分周器５０に通
したものに同期して行われる。ＲＡＭへの書き込みのク
ロックと、読み出しのクロックは、木来同じであること
が望ましいが、抽出されたクロックは、ディスクの偏心
や回転むらなどにより、安定しておらず、ジッタを含ん
でいる。一方、再生側は、一定のタイミングで読み出し
を行わなければならないため、書き込みと同じクロック
を用いず、水晶より作られたクロックで読み出しを行う
。第５図は、メモリのアドレスの状態を示した図である
。読み出し、書き込みともアドレスは下位から上位へ進
み、またアドレスが最上位までいくと、最下位にもどる
、いわゆるリングメモリ構成になっているものとする。
第５図で、斜線部分はデータネ定部、白抜き部分はすで
にデータが書き込まれている部分を示している。第５図
では、両方のアドレスの差はαあり、読み出し、書き込
みとも正常に行われていることを表している。（参考文
献、特開昭５８−１２３２５３号公報） 発明が解決しようとする問題点 しかしながら、上記のような構成では、読み出しと書き
込みのクロックのタイミングずれが蓄積されていくと、
読み出す前のデータの上に書き込んでしまう状態、ある
いは、読み出しが早くなり、書き込む前に読み出す状態
が生ずる可能性がある。
にデータが書き込まれている部分を示している。第５図
では、両方のアドレスの差はαあり、読み出し、書き込
みとも正常に行われていることを表している。（参考文
献、特開昭５８−１２３２５３号公報） 発明が解決しようとする問題点 しかしながら、上記のような構成では、読み出しと書き
込みのクロックのタイミングずれが蓄積されていくと、
読み出す前のデータの上に書き込んでしまう状態、ある
いは、読み出しが早くなり、書き込む前に読み出す状態
が生ずる可能性がある。
このような状態になると、データが壊れてしまい、ＣＤ
再生時には、大きな異音が生ずるという問題点を有して
いた。
再生時には、大きな異音が生ずるという問題点を有して
いた。
本発明は上記問題点に鑑み、データの破壊を防ぎ、かつ
読み出し時のデータの不連続性を最小限に抑えるように
したものである。
読み出し時のデータの不連続性を最小限に抑えるように
したものである。
問題点を解決するための手段
上記問題点を解決するために本発明のアドレス発生回路
は、書き込み側と読み出し側のアドレスの差を検出する
回路と、その差がある数を超えた場合には、読み出しの
アドレスを０にせず、書き込みのアドレスのみを読み出
しのアドレス＋αとする回路を備えたものである。
は、書き込み側と読み出し側のアドレスの差を検出する
回路と、その差がある数を超えた場合には、読み出しの
アドレスを０にせず、書き込みのアドレスのみを読み出
しのアドレス＋αとする回路を備えたものである。
作用
本発明は上記した構成によって、書き込みと読み出しの
アドレスの差を検出し、その差がある数を超えた場合に
は、書き込みのアドレスを、読み出しのアドレス＋αと
するので、データが無効になるのは最大α間のみとなり
、異音も小さくできるようになる。
アドレスの差を検出し、その差がある数を超えた場合に
は、書き込みのアドレスを、読み出しのアドレス＋αと
するので、データが無効になるのは最大α間のみとなり
、異音も小さくできるようになる。
実施例
以下、本発明のアドレス発生回路の一実施例について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は、本発明の一実施例のブロック図である。ｌは
読み出しの、２は書き込みのアドレス発生回路で、それ
ぞれ１１．２１のクロック入力端子を有し、このクロッ
クに同期して１２．２２の出力端子よりアドレスを発生
する。入力のクロックは、１と２で周波数がわずかに異
なる。また、書き込みアドレス発生回路２はアドレスを
＋αする回路を内蔵し、またアドレスロード制御端子２
４、アドレス入力端子２３も有し、２４のロード信号で
２３から読み出しのアドレスがロードされ、２２からク
ロック２１に同期して出力される。３は、読み出しアド
レスと書き込みアドレスの差を検出する回路で、口−ド
信号出力端子３１とロード信号を強制的に出力させるた
めの外部リセット端子３２を具備する。６はメモリ回路
で、４の両アドレスの選択回路、５のＲＡＭより構成さ
れる。
読み出しの、２は書き込みのアドレス発生回路で、それ
ぞれ１１．２１のクロック入力端子を有し、このクロッ
クに同期して１２．２２の出力端子よりアドレスを発生
する。入力のクロックは、１と２で周波数がわずかに異
なる。また、書き込みアドレス発生回路２はアドレスを
＋αする回路を内蔵し、またアドレスロード制御端子２
４、アドレス入力端子２３も有し、２４のロード信号で
２３から読み出しのアドレスがロードされ、２２からク
ロック２１に同期して出力される。３は、読み出しアド
レスと書き込みアドレスの差を検出する回路で、口−ド
信号出力端子３１とロード信号を強制的に出力させるた
めの外部リセット端子３２を具備する。６はメモリ回路
で、４の両アドレスの選択回路、５のＲＡＭより構成さ
れる。
上記の回路における動作を、以下に説明する。
ＲＡＭ５へのデータ書き込み、読み出しのアドレスの差
は、リセ・ノド端子３２に入力が加わったことにより、
αとなっているものとする。書き込み、読み出しともそ
れぞれのアドレス発生回路の入力クロックに同期してい
るが、両者のクロックは周波数がわずかに異なるため、
徐々に両アドレスの差は広がる。このアドレスの差が、
設定した許容値を超えると、アドレス差検出回路８から
アドレスロード信号が出力され、読み出しアドレスが書
き込みアドレス発生回路にロードされる。その結果、両
者のアドレスは＋αのアドレス差にもどり、読み出しデ
ータの不連続期間は、α間だけとなる。
は、リセ・ノド端子３２に入力が加わったことにより、
αとなっているものとする。書き込み、読み出しともそ
れぞれのアドレス発生回路の入力クロックに同期してい
るが、両者のクロックは周波数がわずかに異なるため、
徐々に両アドレスの差は広がる。このアドレスの差が、
設定した許容値を超えると、アドレス差検出回路８から
アドレスロード信号が出力され、読み出しアドレスが書
き込みアドレス発生回路にロードされる。その結果、両
者のアドレスは＋αのアドレス差にもどり、読み出しデ
ータの不連続期間は、α間だけとなる。
第２図は本発明の他の実施例であって、読み出しのアド
レス発生回路１として、１６進カウンタ１０１、書き込
みのアドレス発生回路２として、ロード型の１６進カウ
ンタ２旧、十α加算器２０２、アドレス差検出回路とし
て、ＥＯＲ，ＡＮＤ、ＯＲゲートから成る回路を用いて
いる。外部リセット端子３２に旧ｇｈ人力が加えられる
と、ロード信号入力端子２４がｌｌｉｇｈとなり、読み
込み側のアドレスがカウンタ２０１にロードされ、加算
器２０２により＋αされ、書き込みアドレスが、読み出
しアドレス」−αとなる。書き込み、読み出しのタイミ
ングが一致している場合には、カウンタ１０１． ２０
１は、それぞれクロック１１．２１で動作する。しかし
、タイミングがずれた場合には、３のアドレス差検出回
路（図では、±２のアドレス差を検出するように構成さ
れている）により、ロード信号入力端子２４が旧ｇｈと
なり、外部リセット入力が加わった場合と同じ動作で、
書き込みアドレスは、読み出しアドレス十αとなる。
レス発生回路１として、１６進カウンタ１０１、書き込
みのアドレス発生回路２として、ロード型の１６進カウ
ンタ２旧、十α加算器２０２、アドレス差検出回路とし
て、ＥＯＲ，ＡＮＤ、ＯＲゲートから成る回路を用いて
いる。外部リセット端子３２に旧ｇｈ人力が加えられる
と、ロード信号入力端子２４がｌｌｉｇｈとなり、読み
込み側のアドレスがカウンタ２０１にロードされ、加算
器２０２により＋αされ、書き込みアドレスが、読み出
しアドレス」−αとなる。書き込み、読み出しのタイミ
ングが一致している場合には、カウンタ１０１． ２０
１は、それぞれクロック１１．２１で動作する。しかし
、タイミングがずれた場合には、３のアドレス差検出回
路（図では、±２のアドレス差を検出するように構成さ
れている）により、ロード信号入力端子２４が旧ｇｈと
なり、外部リセット入力が加わった場合と同じ動作で、
書き込みアドレスは、読み出しアドレス十αとなる。
第２図では、加算器２０２はカウンタ２０１の後に接続
されていたが、アドレスロード端子２３とカウンタ２０
１の間に、接続しても同様の動作となる。
されていたが、アドレスロード端子２３とカウンタ２０
１の間に、接続しても同様の動作となる。
この場合にはアドレスを発生する毎に加算するのではな
く、ロードする毎に加算するので、第２図に比べ、加算
回数が減り、より高速な動作とすることができる。
く、ロードする毎に加算するので、第２図に比べ、加算
回数が減り、より高速な動作とすることができる。
発明の効果
以上、述べてきたように、本発明によれば周波数のわず
かに異なる２つのクロックでＲＡＭの読み出し、書き込
みを行ってもデータの不連続は最小限に抑えることがで
き、ＣＤプレーヤに用いた場合には、異音を小さくでき
ることとなる。
かに異なる２つのクロックでＲＡＭの読み出し、書き込
みを行ってもデータの不連続は最小限に抑えることがで
き、ＣＤプレーヤに用いた場合には、異音を小さくでき
ることとなる。
第１図は本発明の一実施例におけるアドレス発生回路を
示すブロック図、第２図は本発明の他の実施例のアドレ
ス発生回路を示すブロック図、第３図はＣＤプレーヤの
誤り訂正部分のブロック図、第４図は従来のアドレス発
生回路を示すブロック図、第５図はメモリのアドレスの
状態を示す状態図である。 １・・・・・・読み出しアドレス発生回路、２・・・・
・・書き込みアドレス発生回路、３・・・・・・アドレ
ス差検出回路、４・・・・・・セレクター、５・・・・
・・ＲＡＭ、６・・・・・・メモリ回路、１１．２１・
・・・・・クロック入力端子、１２．２２・・・・・・
アドレス発生端子、３１・・・・・・アドレス、ロード
信号出力端子、３２・・・・・・アドレス、リセット外
部入力端子。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第 ２ 口 ／θｌ・
・ ／２邊ウウンタ２０グ ・−／・ ２ρ２、加簿各
示すブロック図、第２図は本発明の他の実施例のアドレ
ス発生回路を示すブロック図、第３図はＣＤプレーヤの
誤り訂正部分のブロック図、第４図は従来のアドレス発
生回路を示すブロック図、第５図はメモリのアドレスの
状態を示す状態図である。 １・・・・・・読み出しアドレス発生回路、２・・・・
・・書き込みアドレス発生回路、３・・・・・・アドレ
ス差検出回路、４・・・・・・セレクター、５・・・・
・・ＲＡＭ、６・・・・・・メモリ回路、１１．２１・
・・・・・クロック入力端子、１２．２２・・・・・・
アドレス発生端子、３１・・・・・・アドレス、ロード
信号出力端子、３２・・・・・・アドレス、リセット外
部入力端子。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第 ２ 口 ／θｌ・
・ ／２邊ウウンタ２０グ ・−／・ ２ρ２、加簿各
Claims (1)
- データを一時貯えておくためのメモリー回路と、クロッ
クに同期して上記メモリの読み出しアドレスを発生させ
る第１のアドレス発生回路と、第１のアドレス発生回路
と異なるクロックに同期して上記メモリの書き込みアド
レスを発生させる第２のアドレス発生回路と、両方の回
路より作られたアドレスの差を検出する回路とを備え、
そのアドレスの差がある値を越えると、第２のアドレス
発生回路より発生するアドレスを、第１のアドレス発生
回路より発生されたアドレス＋α（任意の整数）とする
ことを特徴とするアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177156A JPS6237750A (ja) | 1985-08-12 | 1985-08-12 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177156A JPS6237750A (ja) | 1985-08-12 | 1985-08-12 | アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237750A true JPS6237750A (ja) | 1987-02-18 |
Family
ID=16026162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177156A Pending JPS6237750A (ja) | 1985-08-12 | 1985-08-12 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237750A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015441A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS53109437A (en) * | 1977-03-01 | 1978-09-25 | Ericsson Telefon Ab L M | Address and break signal generator |
-
1985
- 1985-08-12 JP JP60177156A patent/JPS6237750A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015441A (ja) * | 1973-06-08 | 1975-02-18 | ||
| JPS53109437A (en) * | 1977-03-01 | 1978-09-25 | Ericsson Telefon Ab L M | Address and break signal generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6061315A (en) | Disc data reproducing apparatus and signal processing circuit | |
| JP4618760B2 (ja) | 光ディスク再生装置およびそのデータ再生方法 | |
| KR100491654B1 (ko) | 부호 오류 정정 장치 | |
| JPH0877691A (ja) | ディスク再生装置及び信号処理回路 | |
| JPS6237750A (ja) | アドレス発生回路 | |
| JP2973539B2 (ja) | データ再生装置 | |
| JPS60101766A (ja) | アドレス検出方式 | |
| US6226236B1 (en) | Information data transfer system | |
| JPS6035376A (ja) | デ−タ記録検査方式 | |
| KR100209675B1 (ko) | 동기 보호 회로 및 방법 | |
| JPH038175A (ja) | 同期信号検出方法 | |
| JP2615727B2 (ja) | エラー訂正回路の制御装置 | |
| JP2882612B2 (ja) | 同期回路 | |
| KR100238132B1 (ko) | 광 디스크 재생장치의 어드레스 생성장치 | |
| JP3239370B2 (ja) | データ復号装置 | |
| JP2990823B2 (ja) | ディスク状記録媒体再生装置及びメモリ制御回路 | |
| JP3678300B2 (ja) | ディスクデータの連続点検出装置 | |
| JPS62183059A (ja) | アドレス回路 | |
| JPS60195783A (ja) | デジタル復調装置 | |
| KR20020077606A (ko) | 오디오 버퍼링시 오디오 잡음을 발생시키지 않는데이터처리회로 | |
| JPS62128068A (ja) | スクランブル回路 | |
| JPH0591099A (ja) | データ再生方法 | |
| JP2001202692A (ja) | アドレスデータ検出装置およびそれを備えたディスク装置 | |
| JPH0731880B2 (ja) | デイジタル信号復調装置 | |
| JPH04339362A (ja) | 同期検出方法および装置 |