JPH0591099A - データ再生方法 - Google Patents
データ再生方法Info
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- JPH0591099A JPH0591099A JP24777191A JP24777191A JPH0591099A JP H0591099 A JPH0591099 A JP H0591099A JP 24777191 A JP24777191 A JP 24777191A JP 24777191 A JP24777191 A JP 24777191A JP H0591099 A JPH0591099 A JP H0591099A
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- data
- signal
- counter
- bit clock
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 リトライ時などにおけるデータの再生機能を
向上できるデータ再生方法を提供することを目的とす
る。 【構成】 ２値化信号のエッジを検出するためのエッジ
検出手段と、このエッジ検出手段のエッジ検出パルスを
ロード信号として初期値が設定され、かつクロックを計
数し、この計数結果に基づいてビットクロックを発生す
るカウンタ１４と、このカウンタ１４の出力値に応じ
て、このカウンタ１４の初期値を供給するための複数の
変換テーブルを形成し、切換信号により１つの変換テー
ブルが選択されるＲＯＭ１５とからなるビットクロック
再生回路１０を用い、通常のデータ再生時とリトライ時
では異なる変換テーブルを選択してデータ再生を行う。
向上できるデータ再生方法を提供することを目的とす
る。 【構成】 ２値化信号のエッジを検出するためのエッジ
検出手段と、このエッジ検出手段のエッジ検出パルスを
ロード信号として初期値が設定され、かつクロックを計
数し、この計数結果に基づいてビットクロックを発生す
るカウンタ１４と、このカウンタ１４の出力値に応じ
て、このカウンタ１４の初期値を供給するための複数の
変換テーブルを形成し、切換信号により１つの変換テー
ブルが選択されるＲＯＭ１５とからなるビットクロック
再生回路１０を用い、通常のデータ再生時とリトライ時
では異なる変換テーブルを選択してデータ再生を行う。
Description
【０００１】
【産業上の利用分野】本発明は通常時とリトライ時とで
データ再生条件を変更するデータ再生方法に関する。
データ再生条件を変更するデータ再生方法に関する。
【０００２】
【従来の技術】デジタルデータの記録にあたって、ＭＦ
Ｍ、（２，７）変調などのセルフクロック変調方式を使
用した場合には、再生時においてはデータストリームの
変化点（マーク長記録の場合は０→１あるいは１→０の
変化点、マーク間記録の場合は０→１の変化点）より、
ビットクロックを再生して、そのビットクロックでデー
タを抜き取る必要がある。このようなビットクロックを
用いたデータ再生回路としては、アナログＰＬＬ構成の
ものとデジタルＰＬＬ構成のものがある。
Ｍ、（２，７）変調などのセルフクロック変調方式を使
用した場合には、再生時においてはデータストリームの
変化点（マーク長記録の場合は０→１あるいは１→０の
変化点、マーク間記録の場合は０→１の変化点）より、
ビットクロックを再生して、そのビットクロックでデー
タを抜き取る必要がある。このようなビットクロックを
用いたデータ再生回路としては、アナログＰＬＬ構成の
ものとデジタルＰＬＬ構成のものがある。
【０００３】図５は従来例のアナログＰＬＬ構成のもの
で、電圧制御発振器１よりビットクロックを得るととも
に、位相比較器２でデータエッッジ（変化点）とそのビ
ットクロックを位相比較してその比較出力電圧をローパ
スフィルタ３を通して電圧制御発振器１に供給すること
によりビットクロックを位相補正する。
で、電圧制御発振器１よりビットクロックを得るととも
に、位相比較器２でデータエッッジ（変化点）とそのビ
ットクロックを位相比較してその比較出力電圧をローパ
スフィルタ３を通して電圧制御発振器１に供給すること
によりビットクロックを位相補正する。
【０００４】このアナログＰＬＬ構成のものは、電圧制
御発振器１の自走周波数が温度、湿度、経時変化などに
対して不安定で、ＰＬＬのロックがはずれやすいという
欠点がある。また、速度を変えて再生する場合には電圧
制御発振器１の自走周波数をその速度に正確に合わせる
必要があるが、これは事実上不可能である。しかし、ア
ナログＰＬＬ構成のものは、ビットクロックの位相がデ
ータエッジの平均の位相に対して応答するという長所が
ある。
御発振器１の自走周波数が温度、湿度、経時変化などに
対して不安定で、ＰＬＬのロックがはずれやすいという
欠点がある。また、速度を変えて再生する場合には電圧
制御発振器１の自走周波数をその速度に正確に合わせる
必要があるが、これは事実上不可能である。しかし、ア
ナログＰＬＬ構成のものは、ビットクロックの位相がデ
ータエッジの平均の位相に対して応答するという長所が
ある。
【０００５】一般にデジタルＰＬＬ構成のものはこの点
に問題があり、データ変化点にピークシフトなどによる
細かなジッタがあっても過敏に応答し過ぎてビットクロ
ックにジッタを生じさせてしまったり、極端に短いある
いは長い周期のビットクロックが発生したりする不都合
があった。
に問題があり、データ変化点にピークシフトなどによる
細かなジッタがあっても過敏に応答し過ぎてビットクロ
ックにジッタを生じさせてしまったり、極端に短いある
いは長い周期のビットクロックが発生したりする不都合
があった。
【０００６】特公平３−３０３３８号公報では、図６に
示すように、ロードタイプの例えば４ビットカウンタ５
とＲＯＭ６を用いることによって、この問題を解決して
いる。この回路によれば、従来のようにデータ変化点の
ところで一義的にある定数をカウンタ５にロードするの
ではなく、その時のカウンタ５の出力状態で決まる数を
ＲＯＭ６から読み出し、カウンタ５にロードするように
しているので、データ変化点のジッタに対するビットク
ロックの応答の特性を任意に決めることができ、例えば
バックラッシュをもたせてデータ変化点のピークシフト
などによる細かなジッターによるビットクロックのジッ
タを防止したり、フライホイール効果をつけてアナログ
ＰＬＬ構成のものと同じような応答特性を得ることがで
きる。
示すように、ロードタイプの例えば４ビットカウンタ５
とＲＯＭ６を用いることによって、この問題を解決して
いる。この回路によれば、従来のようにデータ変化点の
ところで一義的にある定数をカウンタ５にロードするの
ではなく、その時のカウンタ５の出力状態で決まる数を
ＲＯＭ６から読み出し、カウンタ５にロードするように
しているので、データ変化点のジッタに対するビットク
ロックの応答の特性を任意に決めることができ、例えば
バックラッシュをもたせてデータ変化点のピークシフト
などによる細かなジッターによるビットクロックのジッ
タを防止したり、フライホイール効果をつけてアナログ
ＰＬＬ構成のものと同じような応答特性を得ることがで
きる。
【０００７】
【発明が解決しようとする課題】光ディスクや、磁気デ
ィスク、または光カードなどの記録媒体のデータ記録再
生装置でデータの再生を行う場合、データの読み取りに
失敗した時は、リトライが実行されるのが一般的であ
る。しかし、全く同じ再生方法でリトライを繰り返すこ
とは偶然読み出せることを期待することになるので余り
有効ではない。
ィスク、または光カードなどの記録媒体のデータ記録再
生装置でデータの再生を行う場合、データの読み取りに
失敗した時は、リトライが実行されるのが一般的であ
る。しかし、全く同じ再生方法でリトライを繰り返すこ
とは偶然読み出せることを期待することになるので余り
有効ではない。
【０００８】このような場合、データの再生方法を変化
させてリトライを行うのが有効であることは明かであ
る。上記のような記録媒体のデータ記録再生回路におい
ては、その読み取りが失敗する原因の一つとして、記録
媒体上のゴミ、汚れ、あるいは欠陥などにより、再生信
号が乱れ、ビットクロックがはずれてしまい、エラー数
が増え、エラー訂正が不可能になることが挙げられる。
しかし従来例ではこのようなリトライ時のデータの再生
の場合に有効に対応できるものでなかった。
させてリトライを行うのが有効であることは明かであ
る。上記のような記録媒体のデータ記録再生回路におい
ては、その読み取りが失敗する原因の一つとして、記録
媒体上のゴミ、汚れ、あるいは欠陥などにより、再生信
号が乱れ、ビットクロックがはずれてしまい、エラー数
が増え、エラー訂正が不可能になることが挙げられる。
しかし従来例ではこのようなリトライ時のデータの再生
の場合に有効に対応できるものでなかった。
【０００９】本発明は上述した点に鑑みてなされたもの
でデジタルＰＬＬ構成で、かつ簡単な構成のビットクロ
ック再生回路を用いて、リトライ時などにおけるデータ
の再生の場合に有効なデータ再生方法を提供することを
目的とする。
でデジタルＰＬＬ構成で、かつ簡単な構成のビットクロ
ック再生回路を用いて、リトライ時などにおけるデータ
の再生の場合に有効なデータ再生方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段および作用】上記問題点を
解決するために本発明では、２値化信号のエッジを検出
するためのエッジ検出手段と、このエッジ検出手段から
出力されるエッジ検出パルスをロード信号として初期値
が設定されると共に、所定の周波数のクロックをカウン
トし、このカウント結果に基づいてビットクロックを発
生するカウンタと、このカウンタの出力値に応じて、こ
のカウンタの初期値を供給する複数の変換テーブルと、
複数の変換テーブルから、１つの変換テーブルを選択す
る変換テーブル選択手段を有するビットクロック生成回
路を用いたデータ再生方法であって、通常は複数の変換
テーブルから、１つの変換テーブルを選択し、データの
再生を行い、リトライ時には前記複数の変換テーブルの
うちから他の１つの変換テーブルを選択し、データの再
生を行うようにする。このようにリトライ時には通常の
再生条件と異なる変換テーブルを選択して再生を行うこ
とにより、リトライ時でのデータ再生の機能を向上でき
る。
解決するために本発明では、２値化信号のエッジを検出
するためのエッジ検出手段と、このエッジ検出手段から
出力されるエッジ検出パルスをロード信号として初期値
が設定されると共に、所定の周波数のクロックをカウン
トし、このカウント結果に基づいてビットクロックを発
生するカウンタと、このカウンタの出力値に応じて、こ
のカウンタの初期値を供給する複数の変換テーブルと、
複数の変換テーブルから、１つの変換テーブルを選択す
る変換テーブル選択手段を有するビットクロック生成回
路を用いたデータ再生方法であって、通常は複数の変換
テーブルから、１つの変換テーブルを選択し、データの
再生を行い、リトライ時には前記複数の変換テーブルの
うちから他の１つの変換テーブルを選択し、データの再
生を行うようにする。このようにリトライ時には通常の
再生条件と異なる変換テーブルを選択して再生を行うこ
とにより、リトライ時でのデータ再生の機能を向上でき
る。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を具体
的に説明する。図１及び図２は本発明の第１実施例に係
り、図１は第１実施例に用いられるビットクロック再生
回路を示し、図２はＲＯＭに記憶された内容を示す。以
下の説明では記録方式としてマーク間記録方式を用いる
とする。すなわち、データストリームの変化点は０→１
のところであるとする。
的に説明する。図１及び図２は本発明の第１実施例に係
り、図１は第１実施例に用いられるビットクロック再生
回路を示し、図２はＲＯＭに記憶された内容を示す。以
下の説明では記録方式としてマーク間記録方式を用いる
とする。すなわち、データストリームの変化点は０→１
のところであるとする。
【００１２】図示しない記録媒体から記録された情報
（データ）を再生したり、データの記録に用いられる光
学ヘッドなどの情報記録再生ヘッドから出力され、波形
整形などされた２値化信号は第１実施例のビットクロッ
ク再生回路１０を形成する第１のＤフリップフロップ１
１のデータ入力端に印加され、この第１のＤフリップフ
ロップ１１の出力は第２のＤフリップフロップ１２のデ
ータ入力端に印加される。これら２つのＤフリップフロ
ップ１１、１２のデータ入力端に印加された信号はクロ
ック入力端に印加される一定周波数の高周波クロックの
立ち上がりでラッチされ、出力端から出力される。
（データ）を再生したり、データの記録に用いられる光
学ヘッドなどの情報記録再生ヘッドから出力され、波形
整形などされた２値化信号は第１実施例のビットクロッ
ク再生回路１０を形成する第１のＤフリップフロップ１
１のデータ入力端に印加され、この第１のＤフリップフ
ロップ１１の出力は第２のＤフリップフロップ１２のデ
ータ入力端に印加される。これら２つのＤフリップフロ
ップ１１、１２のデータ入力端に印加された信号はクロ
ック入力端に印加される一定周波数の高周波クロックの
立ち上がりでラッチされ、出力端から出力される。
【００１３】これら２つのＤフリップフロップ１１、１
２の出力はイクスクルーシブオアゲート（ＥＸゲートと
記す）１３を介して２値化信号のエッジを検出した検出
パルスが生成され、カウンタ１４のロード端子にロード
信号として印加される。このカウンタ１４のクロック入
力端には上記高周波クロックが印加される。
２の出力はイクスクルーシブオアゲート（ＥＸゲートと
記す）１３を介して２値化信号のエッジを検出した検出
パルスが生成され、カウンタ１４のロード端子にロード
信号として印加される。このカウンタ１４のクロック入
力端には上記高周波クロックが印加される。
【００１４】また、このカウンタ１４の出力端は再生条
件を変更可能とする例えば２つの変換テーブルを形成す
るＲＯＭ（リードオンリメモリ）１５のアドレス（入
力）端子に接続され、このＲＯＭ１５のデータ出力端は
このカウンタ１４のプリセット端（ロード入力端）に接
続されており、カウンタ１４の計数出力でＲＯＭ１５に
記憶されているデータを読み出すと共に、読み出された
データはカウンタ１４のプリセット端に印加され、ロー
ド信号によって初期値として設定されるようになってい
る。
件を変更可能とする例えば２つの変換テーブルを形成す
るＲＯＭ（リードオンリメモリ）１５のアドレス（入
力）端子に接続され、このＲＯＭ１５のデータ出力端は
このカウンタ１４のプリセット端（ロード入力端）に接
続されており、カウンタ１４の計数出力でＲＯＭ１５に
記憶されているデータを読み出すと共に、読み出された
データはカウンタ１４のプリセット端に印加され、ロー
ド信号によって初期値として設定されるようになってい
る。
【００１５】また、上記２値化信号は２値化信号正規化
回路１６に入力され、この２値化信号正規化回路１６の
クロック入力端には上記高周波クロックが印加される。
この２値化信号正規化回路１６は２値化信号の立上がり
エッジで“１”となり、ビットクロック信号の立ち下が
りエッジで“０”となる信号を生成するものである。こ
の２値化信号正規化回路１６の出力は第３のＤフリップ
フロップ１７のデータ入力端に印加され、この第３のＤ
フリップフロップ１７のクロック入力端にはカウンタ１
４の最上位出力がクロックとして印加され、その立ち上
がりでデータ入力端に印加されたデータを抜き取り、こ
のデータを抜き取り出力を出す。
回路１６に入力され、この２値化信号正規化回路１６の
クロック入力端には上記高周波クロックが印加される。
この２値化信号正規化回路１６は２値化信号の立上がり
エッジで“１”となり、ビットクロック信号の立ち下が
りエッジで“０”となる信号を生成するものである。こ
の２値化信号正規化回路１６の出力は第３のＤフリップ
フロップ１７のデータ入力端に印加され、この第３のＤ
フリップフロップ１７のクロック入力端にはカウンタ１
４の最上位出力がクロックとして印加され、その立ち上
がりでデータ入力端に印加されたデータを抜き取り、こ
のデータを抜き取り出力を出す。
【００１６】上記ＲＯＭ１５の最上位アドレス端子には
切換信号が印加されるようにしてあり、この切換信号に
よってＲＯＭ１５に記憶された情報を切り替えられるよ
うにしてある。この実施例では高周波クロックは、得よ
うとするビットクロックの１６倍の周波数の場合で、従
ってカウンタ１４は４ビット、１６進のものが用いてあ
る。
切換信号が印加されるようにしてあり、この切換信号に
よってＲＯＭ１５に記憶された情報を切り替えられるよ
うにしてある。この実施例では高周波クロックは、得よ
うとするビットクロックの１６倍の周波数の場合で、従
ってカウンタ１４は４ビット、１６進のものが用いてあ
る。
【００１７】上記ＲＯＭ１５には２値化信号のジッタに
対するビットクロックの応答特性を示すデータが記録さ
れる。このＲＯＭ１５の内容の例として、２通りあげら
れている。これを図２（ａ）及び図２（ｂ）に示す。図
２（ａ）は２値化信号の位相シフトが±３クロック周期
以上である場合には、ビットクロックの位相が２値化信
号の位相シフトとおなじ方向にそれより２だけ少ない分
シフトされる。つまり、所定の±２クロック周期のバッ
クラッシュがもたせられて、ビットクロックが２値化信
号のジッタに過敏に追従することを防止できる。
対するビットクロックの応答特性を示すデータが記録さ
れる。このＲＯＭ１５の内容の例として、２通りあげら
れている。これを図２（ａ）及び図２（ｂ）に示す。図
２（ａ）は２値化信号の位相シフトが±３クロック周期
以上である場合には、ビットクロックの位相が２値化信
号の位相シフトとおなじ方向にそれより２だけ少ない分
シフトされる。つまり、所定の±２クロック周期のバッ
クラッシュがもたせられて、ビットクロックが２値化信
号のジッタに過敏に追従することを防止できる。
【００１８】一方、図２（ｂ）は２値化信号の位相シフ
トが±２クロック周期以下である場合には、ビットクロ
ックの位相はこれに対し追従せず、±２クロック周期を
越える場合には、ビットクロックの位相をこれに追従さ
せると共に、２値化信号の正方向の位相シフトが４クロ
ック周期を越える場合には、ビットクロックの位相をこ
れに対して追従させないようにしてビットクロックのジ
ッタを防止すると共に、正方向の周期の変動を制限する
ことができる。
トが±２クロック周期以下である場合には、ビットクロ
ックの位相はこれに対し追従せず、±２クロック周期を
越える場合には、ビットクロックの位相をこれに追従さ
せると共に、２値化信号の正方向の位相シフトが４クロ
ック周期を越える場合には、ビットクロックの位相をこ
れに対して追従させないようにしてビットクロックのジ
ッタを防止すると共に、正方向の周期の変動を制限する
ことができる。
【００１９】すなわち、このＲＯＭ１５の記憶内容は２
値化信号の位相シフトに対する再生ビットクロックの位
相シフトの制御方法を２通りに変えることができる変換
テーブルデータである。本実施例では図１に示すＲＯＭ
１５はアドレスが５ビットのものを使用している。カウ
ンタ１４の出力Ｑ０〜Ｑ３はＲＯＭ１５のアドレス端子
Ａ０〜Ａ３に与えられる。また、このビットクロック再
生回路１０を制御するコントローラ（図示せず）からの
切換信号がアドレス端子Ａ４に与えられる。すなわち、
このＲＯＭ１５はそれぞれが４ビットの計３２ワードを
有するものである。これら２通りのデータ内容は切換信
号によって切換られるようになっている。つまり、通常
のデータ読み出し時においては切換信号を例えば“０”
にセットし、ＲＯＭ１５から下位１６ワードの変換テー
ブルが読み出される状態に設定し、その再生条件のもと
でデータ再生が失敗してリトライを行う場合には切換信
号を“１”に切り換え、ＲＯＭ１５から上位１６ワード
の変換テーブルデータが読み出される状態に再生条件を
切り換えられるようになっている。このように構成され
たビットクロック再生回路１０を用いた第１実施例のデ
ータ再生方法の動作を以下に説明する。
値化信号の位相シフトに対する再生ビットクロックの位
相シフトの制御方法を２通りに変えることができる変換
テーブルデータである。本実施例では図１に示すＲＯＭ
１５はアドレスが５ビットのものを使用している。カウ
ンタ１４の出力Ｑ０〜Ｑ３はＲＯＭ１５のアドレス端子
Ａ０〜Ａ３に与えられる。また、このビットクロック再
生回路１０を制御するコントローラ（図示せず）からの
切換信号がアドレス端子Ａ４に与えられる。すなわち、
このＲＯＭ１５はそれぞれが４ビットの計３２ワードを
有するものである。これら２通りのデータ内容は切換信
号によって切換られるようになっている。つまり、通常
のデータ読み出し時においては切換信号を例えば“０”
にセットし、ＲＯＭ１５から下位１６ワードの変換テー
ブルが読み出される状態に設定し、その再生条件のもと
でデータ再生が失敗してリトライを行う場合には切換信
号を“１”に切り換え、ＲＯＭ１５から上位１６ワード
の変換テーブルデータが読み出される状態に再生条件を
切り換えられるようになっている。このように構成され
たビットクロック再生回路１０を用いた第１実施例のデ
ータ再生方法の動作を以下に説明する。
【００２０】まず、通常のデータ読み出し時においては
図示しないコントローラは“０”の切換信号を出力す
る。従って、この場合はカウンタ１４の出力Ｑ０〜Ｑ３
に応じて、ＲＯＭ１５の下位１６ワードのデータが読み
出されて、カウンタ１４は２値化信号の立ち上がりエッ
ジ毎にこのデータをロードする状態に保持される。
図示しないコントローラは“０”の切換信号を出力す
る。従って、この場合はカウンタ１４の出力Ｑ０〜Ｑ３
に応じて、ＲＯＭ１５の下位１６ワードのデータが読み
出されて、カウンタ１４は２値化信号の立ち上がりエッ
ジ毎にこのデータをロードする状態に保持される。
【００２１】この状態においてＤフリップフロップ１
１，１２及びＥＸゲート１３によって２値化信号の立ち
上がり時に高周波クロックの１周期分のパルスが生成さ
れる。カウンタ１４はロードタイプのもので、ＥＸゲー
ト１３を経たパルスがロードパルスとしてカウンタ１４
のロード端子に与えられる。このカウンタ１４はロード
パルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に与え
られるデータがロードされ、出力端Ｑ０〜Ｑ３から出力
される。そして、出力Ｑ３はビットクロック信号として
第３のＤフリップフロップ１７に出力される。
１，１２及びＥＸゲート１３によって２値化信号の立ち
上がり時に高周波クロックの１周期分のパルスが生成さ
れる。カウンタ１４はロードタイプのもので、ＥＸゲー
ト１３を経たパルスがロードパルスとしてカウンタ１４
のロード端子に与えられる。このカウンタ１４はロード
パルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に与え
られるデータがロードされ、出力端Ｑ０〜Ｑ３から出力
される。そして、出力Ｑ３はビットクロック信号として
第３のＤフリップフロップ１７に出力される。
【００２２】また、２値化信号及び高周波クロックは２
値化信号正規化回路１６に入力され、２値化信号の立上
がりエッジで“１”となり、ビットクロック信号の立ち
下がりエッジで“０”となる信号が生成され、この出力
信号は第３のＤフリップフロップ１７に出力され、ビッ
トクロック信号でサンプリングされ、この第３のＤフリ
ップフロップ１７からデータ抜き取り出力が出されるこ
とになる。この出力は図示しないデータ復調回路のエラ
ー訂正回路に入力され、エラー訂正処理が行われる。こ
のエラー訂正処理を行っても、エラー訂正できない場合
には、その情報（エラー訂正不能など）が図示しないコ
ントローラに転送される。
値化信号正規化回路１６に入力され、２値化信号の立上
がりエッジで“１”となり、ビットクロック信号の立ち
下がりエッジで“０”となる信号が生成され、この出力
信号は第３のＤフリップフロップ１７に出力され、ビッ
トクロック信号でサンプリングされ、この第３のＤフリ
ップフロップ１７からデータ抜き取り出力が出されるこ
とになる。この出力は図示しないデータ復調回路のエラ
ー訂正回路に入力され、エラー訂正処理が行われる。こ
のエラー訂正処理を行っても、エラー訂正できない場合
には、その情報（エラー訂正不能など）が図示しないコ
ントローラに転送される。
【００２３】この場合、コントローラは切換信号を
“１”に切り換え、この信号をＲＯＭ１５に出力する。
従って、ＲＯＭ１５からカウンタ１４にロードされるデ
ータは切り換えられ、通常の再生状態（条件）とは異な
った再生状態となり、データ再生の動作を行うことにな
る。つまり、このリトライ時の再生状態はデータ再生に
失敗した通常の再生状態と異なるため、再生状態を切り
換えない場合よりも有効にデータの再生を行うことがで
きる。また、簡単な構成の回路構成で実現できる。例え
ば従来例の特公平３−３０３３８号公報ではＲＯＭはア
ドレスが４ビットのものを１個だけ使用し、再生に失敗
した場合にも再生条件を変更できないのに対し、この実
施例では変更できるので、再生機能を向上できる。
“１”に切り換え、この信号をＲＯＭ１５に出力する。
従って、ＲＯＭ１５からカウンタ１４にロードされるデ
ータは切り換えられ、通常の再生状態（条件）とは異な
った再生状態となり、データ再生の動作を行うことにな
る。つまり、このリトライ時の再生状態はデータ再生に
失敗した通常の再生状態と異なるため、再生状態を切り
換えない場合よりも有効にデータの再生を行うことがで
きる。また、簡単な構成の回路構成で実現できる。例え
ば従来例の特公平３−３０３３８号公報ではＲＯＭはア
ドレスが４ビットのものを１個だけ使用し、再生に失敗
した場合にも再生条件を変更できないのに対し、この実
施例では変更できるので、再生機能を向上できる。
【００２４】図３は本発明の第２実施例に用いられるビ
ットクロック再生回路２０を示す。この第２実施例に係
るビットクロック再生回路２０は、上記第１実施例に用
いられる回路１０において、ＲＯＭ１５の代わりに第１
ＲＯＭ２１Ａ及び第２ＲＯＭ２１Ｂの２つが用いてあ
り、これらＲＯＭ２１Ａ及び２１Ｂの出力端はマルチプ
レクサ２２を介してカウンタ１４のプリセット端子に接
続されている。このマルチプレクサ２２は切換信号によ
って一方のＲＯＭ２１Ａ（又は２１Ｂ）の出力（この場
合Ｄ０〜Ｄ３）から他方のＲＯＭ２１Ｂ（又は２１Ａ）
の出力を切り換えてカウンタ１４に印加できるようにし
てある。この実施例におけるＲＯＭ２１Ａ及び２１Ｂは
アドレスが４ビットであり、それぞれ１６ワードの情報
を記憶できる容量を有し、例えば図２の（ａ）及び
（ｂ）のデータがそれぞれ書き込まれた変換テーブルの
データ内容のものである。その他の構成は図１に示すも
のと全く同じであり、同符号でしめす。
ットクロック再生回路２０を示す。この第２実施例に係
るビットクロック再生回路２０は、上記第１実施例に用
いられる回路１０において、ＲＯＭ１５の代わりに第１
ＲＯＭ２１Ａ及び第２ＲＯＭ２１Ｂの２つが用いてあ
り、これらＲＯＭ２１Ａ及び２１Ｂの出力端はマルチプ
レクサ２２を介してカウンタ１４のプリセット端子に接
続されている。このマルチプレクサ２２は切換信号によ
って一方のＲＯＭ２１Ａ（又は２１Ｂ）の出力（この場
合Ｄ０〜Ｄ３）から他方のＲＯＭ２１Ｂ（又は２１Ａ）
の出力を切り換えてカウンタ１４に印加できるようにし
てある。この実施例におけるＲＯＭ２１Ａ及び２１Ｂは
アドレスが４ビットであり、それぞれ１６ワードの情報
を記憶できる容量を有し、例えば図２の（ａ）及び
（ｂ）のデータがそれぞれ書き込まれた変換テーブルの
データ内容のものである。その他の構成は図１に示すも
のと全く同じであり、同符号でしめす。
【００２５】この実施例では２値化信号の位相シフトに
対する再生ビットクロックの位相シフトの制御方法を変
えることを、２系統のＲＯＭ２１Ａ、２１Ｂと、更にそ
の出力を選択して、カウンタ１４出力するためのマルチ
プレクサ２２とを設けることにより実現している。すな
わち、このビットクロック生成回路２０を制御するコン
トローラ（図示せず）からの切換信号はマルチプレクサ
２２の選択端子に与えられる。
対する再生ビットクロックの位相シフトの制御方法を変
えることを、２系統のＲＯＭ２１Ａ、２１Ｂと、更にそ
の出力を選択して、カウンタ１４出力するためのマルチ
プレクサ２２とを設けることにより実現している。すな
わち、このビットクロック生成回路２０を制御するコン
トローラ（図示せず）からの切換信号はマルチプレクサ
２２の選択端子に与えられる。
【００２６】まず、通常のデータ読み出し時においては
切換信号を例えば“０”にセットし、ＲＯＭ２１Ａの出
力をカウンタ１４に対して出力するようにしておく。従
って、この場合はカウンタ１４の出力Ｑ０〜Ｑ３に応じ
て、ＲＯＭ２１ＡのＤ０〜Ｄ３が、カウンタ１４にロー
ドされることになる。また、データの読み出しが失敗し
てリトライを行う場合には切換信号を“１”にセット
し、今度はＲＯＭ２１Ｂの出力をカウンタ１４に対して
出力するようにしておく。従って、この場合はカウンタ
１４の出力Ｑ０〜Ｑ３に応じて、ＲＯＭ２１ＢのＤ０〜
Ｄ３が、カウンタ１４にロードされることになる。
切換信号を例えば“０”にセットし、ＲＯＭ２１Ａの出
力をカウンタ１４に対して出力するようにしておく。従
って、この場合はカウンタ１４の出力Ｑ０〜Ｑ３に応じ
て、ＲＯＭ２１ＡのＤ０〜Ｄ３が、カウンタ１４にロー
ドされることになる。また、データの読み出しが失敗し
てリトライを行う場合には切換信号を“１”にセット
し、今度はＲＯＭ２１Ｂの出力をカウンタ１４に対して
出力するようにしておく。従って、この場合はカウンタ
１４の出力Ｑ０〜Ｑ３に応じて、ＲＯＭ２１ＢのＤ０〜
Ｄ３が、カウンタ１４にロードされることになる。
【００２７】このようにすることによって、簡単な構成
でビットクロック再生の特性を変えることが可能とな
る。
でビットクロック再生の特性を変えることが可能とな
る。
【００２８】図４は本発明の第３実施例に用いられるビ
ットクロック再生回路３０の構成を示すものである。３
１，３２はＤフリップフロップであり、３３はＥＸゲー
ト、３４はカウンタ、３５はアドレスが４ビットのＲＡ
Ｍ（ランダムアクセスメモリ）である。また、３６は２
値化信号正規化回路、３７はＤフリップフロップであ
る。また、３８はＲＡＭ３５にデータを書き込むときに
はコントローラ（図示せず）からのアドレスをＲＡＭ３
５に与え、通常はカウンタ３４の出力をＲＡＭ３５のア
ドレスとして与えるように、切換信号によって出力が切
り替えられるマルチプレクサである。
ットクロック再生回路３０の構成を示すものである。３
１，３２はＤフリップフロップであり、３３はＥＸゲー
ト、３４はカウンタ、３５はアドレスが４ビットのＲＡ
Ｍ（ランダムアクセスメモリ）である。また、３６は２
値化信号正規化回路、３７はＤフリップフロップであ
る。また、３８はＲＡＭ３５にデータを書き込むときに
はコントローラ（図示せず）からのアドレスをＲＡＭ３
５に与え、通常はカウンタ３４の出力をＲＡＭ３５のア
ドレスとして与えるように、切換信号によって出力が切
り替えられるマルチプレクサである。
【００２９】Ｄフリップフロップ３１，３２及びＥＸゲ
ート３３、カウンタ３４、２値化信号正規化回路３６、
Ｄフリップフロップ３７の機能は第１実施例と全く同じ
である。この実施例では２値化信号の位相シフトに対す
る再生ビットクロックの位相シフトの制御方法を変える
ことを、ＲＯＭ１５の代りにＲＡＭ３５を設け、固定の
データを記憶するＲＯＭに書いていたビットクロックの
応答特性を示すデータをこのＲＡＭ３５に必要に応じて
コントローラによって、書換え可能のように構成するこ
とによって実現している。すなわち、まず通常のデータ
読み出し時の前には例えば図２（ａ）に示す応答特性デ
ータをＲＡＭ３５に書き込んでおき、通常のデータリー
ドを行う。そして、データの読み出しが失敗してリトラ
イを行う場合には、例えば図２（ｂ）に示す応答特性デ
ータをＲＡＭ３５に書き込み、データリードのリトライ
を行う。
ート３３、カウンタ３４、２値化信号正規化回路３６、
Ｄフリップフロップ３７の機能は第１実施例と全く同じ
である。この実施例では２値化信号の位相シフトに対す
る再生ビットクロックの位相シフトの制御方法を変える
ことを、ＲＯＭ１５の代りにＲＡＭ３５を設け、固定の
データを記憶するＲＯＭに書いていたビットクロックの
応答特性を示すデータをこのＲＡＭ３５に必要に応じて
コントローラによって、書換え可能のように構成するこ
とによって実現している。すなわち、まず通常のデータ
読み出し時の前には例えば図２（ａ）に示す応答特性デ
ータをＲＡＭ３５に書き込んでおき、通常のデータリー
ドを行う。そして、データの読み出しが失敗してリトラ
イを行う場合には、例えば図２（ｂ）に示す応答特性デ
ータをＲＡＭ３５に書き込み、データリードのリトライ
を行う。
【００３０】このようにすることによって、簡単な構成
の回路３０でビットクロック再生特性を変えることが可
能となり、第１実施例と同様な作用効果を有する。な
お、例えば第１実施例ではＲＯＭ１５で２つの変換テー
ブルを形成し、リトライ時に他方の変換テーブルを選択
するようにしたが、これに限定されるものでなく３つ以
上の変換テーブルを形成し、リトライ時に通常再生時と
異なる変換テーブルを選択できるようにしても良い。ま
た、複数回のリトライを行う場合に、各リトライ毎など
でさらに変換テーブルを変更しても良いし、選択設定で
きるようにしても良い。
の回路３０でビットクロック再生特性を変えることが可
能となり、第１実施例と同様な作用効果を有する。な
お、例えば第１実施例ではＲＯＭ１５で２つの変換テー
ブルを形成し、リトライ時に他方の変換テーブルを選択
するようにしたが、これに限定されるものでなく３つ以
上の変換テーブルを形成し、リトライ時に通常再生時と
異なる変換テーブルを選択できるようにしても良い。ま
た、複数回のリトライを行う場合に、各リトライ毎など
でさらに変換テーブルを変更しても良いし、選択設定で
きるようにしても良い。
【００３１】
【発明の効果】以上説明したように本発明によれば、デ
ータ再生の条件を決定する複数の変換テーブルを選択可
能な構成のビットクロック再生回路を用い、リトライ時
には通常のデータ再生の条件と異なる変換テーブルデー
タを用いてデータ再生を行うようにしてあるので、リト
ライ時でのデータ再生機能を向上できる。
ータ再生の条件を決定する複数の変換テーブルを選択可
能な構成のビットクロック再生回路を用い、リトライ時
には通常のデータ再生の条件と異なる変換テーブルデー
タを用いてデータ再生を行うようにしてあるので、リト
ライ時でのデータ再生機能を向上できる。
【図１】本発明の第１実施例に用いられるビットクロッ
ク再生回路の構成図。
ク再生回路の構成図。
【図２】ＲＯＭに記憶された内容を示す説明図。
【図３】本発明の第２実施例に用いられるビットクロッ
ク再生回路の構成図。
ク再生回路の構成図。
【図４】本発明の第３実施例に用いられるビットクロッ
ク再生回路の構成図。
ク再生回路の構成図。
【図５】従来のアナログ式ビットクロック再生回路の構
成図。
成図。
【図６】従来のデジタル式ビットクロック再生回路の構
成図。
成図。
１０…ビットクロック再生回路 １１…フリップフロップ １２…フリップフロップ １３…ＥＸゲート １４…カウンタ １５…ＲＯＭ １６…２値化信号正規化回路 １７…フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】これら２つのＤフリップフロップ１１、１
２の出力はアンドゲート（ＡＮＤゲートと記す）１３を
介して２値化信号のエッジを検出した検出パルスが生成
され、カウンタ１４のロード端子にロード信号として印
加される。このカウンタ１４のクロック入力端には上記
高周波クロックが印加される。
２の出力はアンドゲート（ＡＮＤゲートと記す）１３を
介して２値化信号のエッジを検出した検出パルスが生成
され、カウンタ１４のロード端子にロード信号として印
加される。このカウンタ１４のクロック入力端には上記
高周波クロックが印加される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】この状態においてＤフリップフロップ１
１，１２及びＡＮＤゲート１３によって２値化信号の立
ち上がり時に高周波クロックの１周期分のパルスが生成
される。カウンタ１４はロードタイプのもので、ＡＮＤ
ゲート１３を経たパルスがロードパルスとしてカウンタ
１４のロード端子に与えられる。このカウンタ１４はロ
ードパルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に
与えられるデータがロードされ、出力端Ｑ０〜Ｑ３から
出力される。そして、出力Ｑ３はビットクロック信号と
して第３のＤフリップフロップ１７に出力される。
１，１２及びＡＮＤゲート１３によって２値化信号の立
ち上がり時に高周波クロックの１周期分のパルスが生成
される。カウンタ１４はロードタイプのもので、ＡＮＤ
ゲート１３を経たパルスがロードパルスとしてカウンタ
１４のロード端子に与えられる。このカウンタ１４はロ
ードパルスの負のエッジで、ロード入力端Ｄ０〜Ｄ３に
与えられるデータがロードされ、出力端Ｑ０〜Ｑ３から
出力される。そして、出力Ｑ３はビットクロック信号と
して第３のＤフリップフロップ１７に出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図４は本発明の第３実施例に用いられるビ
ットクロック再生回路３０の構成を示すものである。３
１，３２はＤフリップフロップであり、３３はＡＮＤゲ
ート、３４はカウンタ、３５はアドレスが４ビットのＲ
ＡＭ（ランダムアクセスメモリ）である。また、３６は
２値化信号正規化回路、３７はＤフリップフロップであ
る。また、３８はＲＡＭ３５にデータを書き込むときに
はコントローラ（図示せず）からのアドレスをＲＡＭ３
５に与え、通常はカウンタ３４の出力をＲＡＭ３５のア
ドレスとして与えるように、切換信号によって出力が切
り替えられるマルチプレクサである。
ットクロック再生回路３０の構成を示すものである。３
１，３２はＤフリップフロップであり、３３はＡＮＤゲ
ート、３４はカウンタ、３５はアドレスが４ビットのＲ
ＡＭ（ランダムアクセスメモリ）である。また、３６は
２値化信号正規化回路、３７はＤフリップフロップであ
る。また、３８はＲＡＭ３５にデータを書き込むときに
はコントローラ（図示せず）からのアドレスをＲＡＭ３
５に与え、通常はカウンタ３４の出力をＲＡＭ３５のア
ドレスとして与えるように、切換信号によって出力が切
り替えられるマルチプレクサである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】Ｄフリップフロップ３１及び３２、ＡＮＤ
ゲート３３、カウンタ３４、２値化信号正規化回路３
６、Ｄフリップフロップ３７の機能は第１実施例と全く
同じである。この実施例では２値化信号の位相シフトに
対する再生ビットクロックの位相シフトの制御方法を変
えることを、ＲＯＭ１５の代りにＲＡＭ３５を設け、固
定のデータを記憶するＲＯＭに書いていたビットクロッ
クの応答特性を示すデータをこのＲＡＭ３５に必要に応
じてコントローラによって、書換え可能のように構成す
ることによって実現している。すなわち、まず通常のデ
ータ読み出し時の前には例えば図２（ａ）に示す応答特
性データをＲＡＭ３５に書き込んでおき、通常のデータ
リードを行う。そして、データの読み出しが失敗してリ
トライを行う場合には、例えば図２（ｂ）に示す応答特
性データをＲＡＭ３５に書き込み、データリードのリト
ライを行う。
ゲート３３、カウンタ３４、２値化信号正規化回路３
６、Ｄフリップフロップ３７の機能は第１実施例と全く
同じである。この実施例では２値化信号の位相シフトに
対する再生ビットクロックの位相シフトの制御方法を変
えることを、ＲＯＭ１５の代りにＲＡＭ３５を設け、固
定のデータを記憶するＲＯＭに書いていたビットクロッ
クの応答特性を示すデータをこのＲＡＭ３５に必要に応
じてコントローラによって、書換え可能のように構成す
ることによって実現している。すなわち、まず通常のデ
ータ読み出し時の前には例えば図２（ａ）に示す応答特
性データをＲＡＭ３５に書き込んでおき、通常のデータ
リードを行う。そして、データの読み出しが失敗してリ
トライを行う場合には、例えば図２（ｂ）に示す応答特
性データをＲＡＭ３５に書き込み、データリードのリト
ライを行う。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】
【発明の効果】以上説明したように本発明によれば、デ
ータ再生の条件を決定する複数の変換テーブルを選択可
能な構成のビットクロック再生回路を用い、リトライ時
には通常のデータ再生の条件と異なる変換テーブルデー
タを用いてデータ再生を行うようにしてあるので、リト
ライ時でのデータ再生機能を向上できる。
ータ再生の条件を決定する複数の変換テーブルを選択可
能な構成のビットクロック再生回路を用い、リトライ時
には通常のデータ再生の条件と異なる変換テーブルデー
タを用いてデータ再生を行うようにしてあるので、リト
ライ時でのデータ再生機能を向上できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １０…ビットクロック再生回路 １１…フリップフロップ １２…フリップフロップ １３…ＡＮＤゲート １４…カウンタ １５…ＲＯＭ １６…２値化信号正規化回路 １７…フリップフロップ
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】 ２値化信号のエッジを検出するためのエ
ッジ検出手段と、このエッジ検出手段から出力されるエ
ッジ検出パルスをロード信号として初期値が設定される
と共に、所定の周波数を有するクロックをカウントし、
このカウント結果に基づいてビットクロックを発生する
カウンタと、このカウンタの出力値に応じて、このカウ
ンタの初期値を供給する複数の変換テーブルと、この複
数の変換テーブルから１つの変換テーブルを選択する変
換テーブル選択手段とから構成されるビットクロック生
成回路を用いて記録媒体からデータを再生するデータ再
生方法で、 通常は複数の変換テーブルのうちのから１つの変換テー
ブルを選択し、データの再生を行い、リトライ時には複
数の変換テーブルのうちの他の１つの変換テーブルを選
択し、データの再生を行うことを特徴とするデータ再生
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24777191A JPH0591099A (ja) | 1991-09-26 | 1991-09-26 | データ再生方法 |
| US07/950,139 US5396109A (en) | 1991-09-26 | 1992-09-24 | Bit clock regenerating circuit and data regenerating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24777191A JPH0591099A (ja) | 1991-09-26 | 1991-09-26 | データ再生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591099A true JPH0591099A (ja) | 1993-04-09 |
Family
ID=17168410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24777191A Withdrawn JPH0591099A (ja) | 1991-09-26 | 1991-09-26 | データ再生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のｄｐｌｌ回路 |
-
1991
- 1991-09-26 JP JP24777191A patent/JPH0591099A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のｄｐｌｌ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |