JPS6237814B2 - - Google Patents
Info
- Publication number
- JPS6237814B2 JPS6237814B2 JP53078931A JP7893178A JPS6237814B2 JP S6237814 B2 JPS6237814 B2 JP S6237814B2 JP 53078931 A JP53078931 A JP 53078931A JP 7893178 A JP7893178 A JP 7893178A JP S6237814 B2 JPS6237814 B2 JP S6237814B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- channel
- silicon semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、埋込み絶縁層を有する半導体基板に
形成されるコンプリメンタリMIS（Metal
Insulator Semiconductor）集積回路装置の改良
に関する。
形成されるコンプリメンタリMIS（Metal
Insulator Semiconductor）集積回路装置の改良
に関する。
一般に、埋込み絶縁層を有するMIS集積回路装
置は寄生容量が極めて小さく高速化に好適である
点でSOS（Silicon On Sapphire）型集積回路装
置の好ましい特徴と殆んど同様な特徴を有するの
で、近年、多くの開発が行なわれている。
置は寄生容量が極めて小さく高速化に好適である
点でSOS（Silicon On Sapphire）型集積回路装
置の好ましい特徴と殆んど同様な特徴を有するの
で、近年、多くの開発が行なわれている。
ところで、埋込み絶縁層を有する半導体基板に
CMIS集積回路装置を形成することも行なわれて
いるが、従来技術に依る構造では、良好な特性が
得られず、また、多様な動作態様に対処すること
ができない。次に、第１図乃至第３図を参照しつ
つ従来の埋込み絶縁層型CMIS集積回路装置を製
造する場合について説明する。
CMIS集積回路装置を形成することも行なわれて
いるが、従来技術に依る構造では、良好な特性が
得られず、また、多様な動作態様に対処すること
ができない。次に、第１図乃至第３図を参照しつ
つ従来の埋込み絶縁層型CMIS集積回路装置を製
造する場合について説明する。
第１図参照
(1) n-型シリコン半導体基板１に周知の窒化シ
リコン・マスクを用いた選択的酸化層形成方法
を適用することに依り、酸化層２及び開口２Ａ
を形成する。開口２Ａは素子形成領域となるも
のである。
リコン・マスクを用いた選択的酸化層形成方法
を適用することに依り、酸化層２及び開口２Ａ
を形成する。開口２Ａは素子形成領域となるも
のである。
第２図参照
(2) ｎチヤネルMISトランジスタを形成すべき領
域に関する開口２Ａからセルフ・アラインメン
ト的にｐ型不純物を導入してｐ型不純物領域
（ｐ―well）３を形成する。
域に関する開口２Ａからセルフ・アラインメン
ト的にｐ型不純物を導入してｐ型不純物領域
（ｐ―well）３を形成する。
第３図参照
(3) エピタキシヤル成長法を適用してp-型シリ
コン半導体層４を成長させる。この場合、基板
１の表面が露出されている開口２Ａに対応する
部分ではシリコンは単結晶となり、酸化層２上
では多結晶となる。
コン半導体層４を成長させる。この場合、基板
１の表面が露出されている開口２Ａに対応する
部分ではシリコンは単結晶となり、酸化層２上
では多結晶となる。
(4) フオト・リソグラフイ技術を適用してp-型
シリコン半導体層４のパターニングを行なつ
て、ｐチヤネルMISトランジスタを形成すべき
領域の半導体層３を除去し基板１の表面を露出
させる。これに依りｎチヤネルMISトランジス
タ形成領域Mn、ｐチヤネルMISトランジスタ
形成領域Mpが得られる。
シリコン半導体層４のパターニングを行なつ
て、ｐチヤネルMISトランジスタを形成すべき
領域の半導体層３を除去し基板１の表面を露出
させる。これに依りｎチヤネルMISトランジス
タ形成領域Mn、ｐチヤネルMISトランジスタ
形成領域Mpが得られる。
(5) この後、通常の技術を適用してｎチヤネル
MISトランジスタ及びｐチヤネルMISトランジ
スタを形成すれば良い。
MISトランジスタ及びｐチヤネルMISトランジ
スタを形成すれば良い。
次に第４図及び第５図を参照しつつ、他の従来
例について説明する。
例について説明する。
第４図参照
(イ) ｐ型シリコン半導体基板１１に適当なマスク
を形成し、ｎチヤネルMISトランジスタを形成
すべき領域にｎ型不純物を導入してｎ型不純物
領域（ｎ―well）１２を形成する。
を形成し、ｎチヤネルMISトランジスタを形成
すべき領域にｎ型不純物を導入してｎ型不純物
領域（ｎ―well）１２を形成する。
(ロ) マスク膜を除去してから例えば熱酸化法を適
用し酸化膜１３を形成する。
用し酸化膜１３を形成する。
(ハ) フオト・リングラフイ技術を適用して酸化膜
１３のパターニングを行ない開口１３Ａを形成
する。
１３のパターニングを行ない開口１３Ａを形成
する。
第５図参照
(ニ) エピタキシヤル成長法を適用し、ノンドープ
のシリコン半導体層１４を成長させる。この
際、基板１１の表面が露出している部分ではシ
リコンは単結晶となり酸化膜１３上では多結晶
になる。
のシリコン半導体層１４を成長させる。この
際、基板１１の表面が露出している部分ではシ
リコンは単結晶となり酸化膜１３上では多結晶
になる。
(ホ) シリコン半導体層１４にチヤネルと逆導電型
の不純物を導入し、ｎチヤネルMISトランジス
タ形成領域Mn、ｐチヤネルMISトランジスタ
形成領域Mpを形成する。
の不純物を導入し、ｎチヤネルMISトランジス
タ形成領域Mn、ｐチヤネルMISトランジスタ
形成領域Mpを形成する。
(ヘ) この後、通常の技術を適用してｎチヤネル
MISトランジスタ及びｐチヤネルMISトランジ
スタを形成すれば良い。
MISトランジスタ及びｐチヤネルMISトランジ
スタを形成すれば良い。
前記各従来技術の場合、いずれも、予じめ基板
に形成された不純物領域に依つて得られる接合の
作用でトランジスタのチヤネルが基板から分離さ
れるようになつている。従つて、チヤネルの形成
される領域はSOS・MISトランジスタと同様にフ
ローテイング状態になり、このフローテイング領
域に電荷が蓄積されてその電位が変動すると予期
しないバツク・ゲート効果を生ずることになる。
この効果に依り、第６図に見られるようにＩ・Ｖ
特性にキンクK1，K2を生じたり、同一半導体基
板上に在りながら、それぞれ弧立したチヤネルの
電位がばらばらに変化し、実効的な閾値電圧Vth
もそれにつれて勝手に変化してしまう。また、所
要のバツク・ゲート・バイアスを附加することも
できないから集積回路装置の設計上不都合な場合
がある。
に形成された不純物領域に依つて得られる接合の
作用でトランジスタのチヤネルが基板から分離さ
れるようになつている。従つて、チヤネルの形成
される領域はSOS・MISトランジスタと同様にフ
ローテイング状態になり、このフローテイング領
域に電荷が蓄積されてその電位が変動すると予期
しないバツク・ゲート効果を生ずることになる。
この効果に依り、第６図に見られるようにＩ・Ｖ
特性にキンクK1，K2を生じたり、同一半導体基
板上に在りながら、それぞれ弧立したチヤネルの
電位がばらばらに変化し、実効的な閾値電圧Vth
もそれにつれて勝手に変化してしまう。また、所
要のバツク・ゲート・バイアスを附加することも
できないから集積回路装置の設計上不都合な場合
がある。
本発明は、埋込み絶縁層を有する半導体基板に
CMIS構造を形成した場合であつても、前記従来
例について記述したような欠点を生じないように
するものであり、以下これを詳細に説明する。
CMIS構造を形成した場合であつても、前記従来
例について記述したような欠点を生じないように
するものであり、以下これを詳細に説明する。
第７図は本発明の一実施例の要部側断面図であ
る。尚、図はｎチヤネルMISトランジスタ部分の
み表わしている。
る。尚、図はｎチヤネルMISトランジスタ部分の
み表わしている。
図に於いて、２１はｎ型シリコン半導体基板、
２２はｐ型不純物導入領域、２３は二酸化シリコ
ンからなる埋込み絶縁層、Qn1，Qn2はｎチヤネ
ルMISトランジスタ部分、ＥBGはｐ型不純物導入
領域２２の電極導出部分、S1，S2はソース領域、
D1，D2はドレイン領域、G1，G2はシリコン・ゲ
ート、C1，C2はチヤネル領域である。
２２はｐ型不純物導入領域、２３は二酸化シリコ
ンからなる埋込み絶縁層、Qn1，Qn2はｎチヤネ
ルMISトランジスタ部分、ＥBGはｐ型不純物導入
領域２２の電極導出部分、S1，S2はソース領域、
D1，D2はドレイン領域、G1，G2はシリコン・ゲ
ート、C1，C2はチヤネル領域である。
図から明らかなように、本発明では基板２１中
に埋設された不純物導入領域２２が複数のトラン
ジスタ部分に亘つて形成されていることが大きな
特徴になつている。この領域２２はレイアウト上
許されるならばｎチヤネルMISトランジスタ部分
全域に亘つて均一に形成されることが望ましい
が、それは実際上不可能なことが多いので、適当
なブロツクに分断して形成して良い。領域２２は
大面積を有することになるから、そこに僅かな量
のキヤリアが注入されても電位変動は殆んど生じ
ず、またリーク等によつて多量の電荷が蓄積され
る以前に放出されることになる。従つて不所望な
バツク・ゲート効果は発生せず、ドレイン特性に
キンクを生じる欠点が解消される。更に電極導出
部ＥBGより領域２２へ所定の電位を与えるように
すれば、不所望なバツク・ゲート効果の発生は一
掃できるし、逆に回路構成上必要な所定のバツ
ク・ゲート・バイアスをここから印加することが
できる。尚、前記実施例の場合、ｐチヤネルMIS
トランジスタ部分は全て不純物導入領域を介する
ことなく基板２１上に形成されているので問題は
生じない。また、不純物導入領域２２は基板２１
の導電型、その他の条件次第でｎ型にしなければ
ならない場合もあることは勿論である。
に埋設された不純物導入領域２２が複数のトラン
ジスタ部分に亘つて形成されていることが大きな
特徴になつている。この領域２２はレイアウト上
許されるならばｎチヤネルMISトランジスタ部分
全域に亘つて均一に形成されることが望ましい
が、それは実際上不可能なことが多いので、適当
なブロツクに分断して形成して良い。領域２２は
大面積を有することになるから、そこに僅かな量
のキヤリアが注入されても電位変動は殆んど生じ
ず、またリーク等によつて多量の電荷が蓄積され
る以前に放出されることになる。従つて不所望な
バツク・ゲート効果は発生せず、ドレイン特性に
キンクを生じる欠点が解消される。更に電極導出
部ＥBGより領域２２へ所定の電位を与えるように
すれば、不所望なバツク・ゲート効果の発生は一
掃できるし、逆に回路構成上必要な所定のバツ
ク・ゲート・バイアスをここから印加することが
できる。尚、前記実施例の場合、ｐチヤネルMIS
トランジスタ部分は全て不純物導入領域を介する
ことなく基板２１上に形成されているので問題は
生じない。また、不純物導入領域２２は基板２１
の導電型、その他の条件次第でｎ型にしなければ
ならない場合もあることは勿論である。
第７図の実施例を製造するにあたつて従来のも
のと相違する点は、予じめ、基板２１に適当なマ
スクを形成し、複数の素子形成領域を包含するよ
うに不純物導入領域２２を形成することであり、
その後は通常の埋込み絶縁層を有するMIS集積回
路装置を製造する技術を適用して完成させれば良
く、次に、それを説明する。
のと相違する点は、予じめ、基板２１に適当なマ
スクを形成し、複数の素子形成領域を包含するよ
うに不純物導入領域２２を形成することであり、
その後は通常の埋込み絶縁層を有するMIS集積回
路装置を製造する技術を適用して完成させれば良
く、次に、それを説明する。
絶縁層２３を形成してパターニングを行ない所
要の開口を形成する。
要の開口を形成する。
シリコン半導体層をエピタキシヤル成長させ、
ｐ型領域２２上に位置するｎチヤネルMISトラン
ジスタ形成領域にはｐ型不純物を、ｐチヤネル
MISトランジスタ形成領域にはｎ型不純物をそれ
ぞれ導入してからパターニングして１素子分づつ
分離する。
ｐ型領域２２上に位置するｎチヤネルMISトラン
ジスタ形成領域にはｐ型不純物を、ｐチヤネル
MISトランジスタ形成領域にはｎ型不純物をそれ
ぞれ導入してからパターニングして１素子分づつ
分離する。
ゲート酸化膜、多結晶シリコン膜を形成してパ
ターニングを行ない所定寸法のゲート酸化膜、シ
リコン・ゲートを形成する。
ターニングを行ない所定寸法のゲート酸化膜、シ
リコン・ゲートを形成する。
不純物の導入を行なつてソース領域、ドレイン
領域を形成する。勿論、導入は２回に分けて行な
い、ｎチヤネルMISトランジスタ部分にはｎ型不
純物を、ｐチヤネルMISトランジスタ部分にはｐ
型不純物をそれぞれ用いる。また、この際、シリ
コンゲートにも不純物が導入されて導電化される
ことは云うまでもない。
領域を形成する。勿論、導入は２回に分けて行な
い、ｎチヤネルMISトランジスタ部分にはｎ型不
純物を、ｐチヤネルMISトランジスタ部分にはｐ
型不純物をそれぞれ用いる。また、この際、シリ
コンゲートにも不純物が導入されて導電化される
ことは云うまでもない。
この後、通常のように、絶縁膜、金属電極・配
線を形成する。尚、第７図実施例ではｐ型不純物
導入領域２２には電極導出部分ＥBGが形成されて
いるが、この部分にはｐチヤネルMISトランジス
タ部分のソース領域及びドレイン領域を形成する
際にｐ型不純物を導入して導電性を向上すれば良
い。
線を形成する。尚、第７図実施例ではｐ型不純物
導入領域２２には電極導出部分ＥBGが形成されて
いるが、この部分にはｐチヤネルMISトランジス
タ部分のソース領域及びドレイン領域を形成する
際にｐ型不純物を導入して導電性を向上すれば良
い。
以上の説明で判るように、本発明では、埋込み
絶縁層を有する半導体基板にCMIS集積回路装置
を形成する場合、基板と逆導電型の不純物導入領
域を複数の素子形成領域に亘つて基板に埋設形成
し、その上に該不純物導入領域と逆導電型のチヤ
ネルを有するMISトランジスタ部分を形成するよ
うにしているので、各MISトランジスタ部分のチ
ヤネルに於ける電位は均一化される。また、前記
不純物導入領域は接合に依り基板から分離されて
いるが、領域そのもの及び接合面積ともに大であ
るから、特定のチヤネルに過剰のキヤリヤが生じ
ても速かにリークしたり、領域内に拡散されてし
まい、従来のCMISやSOS・MISに於けるような
キンク、即ち、第６図にK1，K2で指示してある
ようなキンクは発生せず、同じく第６図に破線で
示してあるような特性になる。更にまた、第７図
実施例に見られるようにｐ型不純物導入領域２２
に電極導出部分ＥBGを形成してあれば、該部分Ｅ
BGを接地端子に接続したり、任意のバツク・ゲー
ト・バイアスを各チヤネルに供給することができ
る。
絶縁層を有する半導体基板にCMIS集積回路装置
を形成する場合、基板と逆導電型の不純物導入領
域を複数の素子形成領域に亘つて基板に埋設形成
し、その上に該不純物導入領域と逆導電型のチヤ
ネルを有するMISトランジスタ部分を形成するよ
うにしているので、各MISトランジスタ部分のチ
ヤネルに於ける電位は均一化される。また、前記
不純物導入領域は接合に依り基板から分離されて
いるが、領域そのもの及び接合面積ともに大であ
るから、特定のチヤネルに過剰のキヤリヤが生じ
ても速かにリークしたり、領域内に拡散されてし
まい、従来のCMISやSOS・MISに於けるような
キンク、即ち、第６図にK1，K2で指示してある
ようなキンクは発生せず、同じく第６図に破線で
示してあるような特性になる。更にまた、第７図
実施例に見られるようにｐ型不純物導入領域２２
に電極導出部分ＥBGを形成してあれば、該部分Ｅ
BGを接地端子に接続したり、任意のバツク・ゲー
ト・バイアスを各チヤネルに供給することができ
る。
第１図乃至第３図は従来例の製造工程説明図、
第４図及び第５図は他の従来例の製造工程説明
図、第６図はキンクの発生を説明するＩ・Ｖ特性
線図、第７図は本発明一実施例の要部側断面図で
ある。 図に於いて、２１は基板、２２は不純物導入領
域、２３は絶縁膜、Qn1，Qn2はトランジスタ部
分、ＥBGは電極導出部分、S1，S2はソース領域、
D1，D2はドレイン領域、G1，G2はシリコン・ゲ
ート、C1，C2はチヤネル領域である。
第４図及び第５図は他の従来例の製造工程説明
図、第６図はキンクの発生を説明するＩ・Ｖ特性
線図、第７図は本発明一実施例の要部側断面図で
ある。 図に於いて、２１は基板、２２は不純物導入領
域、２３は絶縁膜、Qn1，Qn2はトランジスタ部
分、ＥBGは電極導出部分、S1，S2はソース領域、
D1，D2はドレイン領域、G1，G2はシリコン・ゲ
ート、C1，C2はチヤネル領域である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型シリコン半導体基板上に開口を有す
る絶縁膜が形成され、その開口を含む領域上に選
択的に形成されたシリコン半導体層にトランジス
タ部分が形成されてなるコンプリメンタリMIS集
積回路装置に於いて、 前記開口の複数個に亙るように前記一導電型シ
リコン半導体基板表面に形成され該基板とは逆導
電型を有する不純物導入領域と、 該逆導電型不純物導入領域内の前記開口を含む
領域上のシリコン半導体層に形成された一導電型
チヤネル・トランジスタ部分と、 前記逆導電型不純物導入領域外の前記開口を含
む領域上のシリコン半導体層に形成された逆導電
型チヤネル・トランジスタ部分と を備えてなることを特徴とするコンプリメンタリ
MIS集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7893178A JPS556831A (en) | 1978-06-29 | 1978-06-29 | Complementary mis integrated circuit device |
| US06/015,427 US4353085A (en) | 1978-02-27 | 1979-02-26 | Integrated semiconductor device having insulated gate field effect transistors with a buried insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7893178A JPS556831A (en) | 1978-06-29 | 1978-06-29 | Complementary mis integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS556831A JPS556831A (en) | 1980-01-18 |
| JPS6237814B2 true JPS6237814B2 (ja) | 1987-08-14 |
Family
ID=13675608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7893178A Granted JPS556831A (en) | 1978-02-27 | 1978-06-29 | Complementary mis integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS556831A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857745A (ja) * | 1981-10-01 | 1983-04-06 | Nec Corp | 相補型半導体装置の製造方法 |
| JPS5857746A (ja) * | 1981-10-01 | 1983-04-06 | Nec Corp | 相補型半導体装置 |
-
1978
- 1978-06-29 JP JP7893178A patent/JPS556831A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS556831A (en) | 1980-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4013484A (en) | High density CMOS process | |
| US4670768A (en) | Complementary MOS integrated circuits having vertical channel FETs | |
| US6670677B2 (en) | SOI substrate having an etch stop layer and an SOI integrated circuit fabricated thereon | |
| US5945712A (en) | Semiconductor device having a SOI structure with substrate bias formed through the insulator and in contact with one of the active diffusion layers | |
| US20020034853A1 (en) | Structure and process flow for fabrication of dual gate floating body integrated mos transistors | |
| JPH0332224B2 (ja) | ||
| US5387811A (en) | Composite semiconductor device with a particular bipolar structure | |
| US4101921A (en) | Memory type insulating gate field effect semiconductor device | |
| US4035826A (en) | Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region | |
| US4754314A (en) | Split-level CMOS | |
| US4484209A (en) | SOS Mosfet with thinned channel contact region | |
| JPS59121976A (ja) | 半導体装置 | |
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| KR100331844B1 (ko) | 씨모스소자 | |
| JPS6237814B2 (ja) | ||
| JPH07120705B2 (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPS59130465A (ja) | Ｍｉｓ半導体装置の製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US4622571A (en) | CMOS integrated circuit device | |
| KR19990085181A (ko) | 반도체소자 및 그의 제조방법 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP3096831B2 (ja) | 半導体装置 | |
| KR930004301B1 (ko) | 소이 구조의 트랜지스터 제조방법 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| KR940004608B1 (ko) | 박막트랜지스터에서 선택적인 텅스텐 플러그를 이용한 콘택제조방법 |