JPS5857745A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS5857745A JPS5857745A JP56156683A JP15668381A JPS5857745A JP S5857745 A JPS5857745 A JP S5857745A JP 56156683 A JP56156683 A JP 56156683A JP 15668381 A JP15668381 A JP 15668381A JP S5857745 A JPS5857745 A JP S5857745A
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- region
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- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
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- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
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- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
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- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｐ型チャネル電界効果トランジスタとａｌｌ
チャネル電界効果トランジスタを伴せ形成してなる相補
型半導体の製造方法に関するものである。
チャネル電界効果トランジスタを伴せ形成してなる相補
型半導体の製造方法に関するものである。
相補型半導体装置として、ゲルト絶縁物にシリコン酸化
膜を用いた絶縁ゲートかし曝≠キ＝ネ電界効果型トラン
ジスタから成るＣＭＣ）Ｂ（阜ｔｍｐ ）−ｅＸｎｅｎ
ｔａｒｙ Ｍｅｔａｌ （Ｊｉｄ ８ｅｍｉｃｏｎｄｕ
ｃｔｏｒ）がよく知られている。従来のＣＭＯ８は、シ
リコン単結晶基板上の一部にその基板の導電タイプとは
極性の異なる領域（所謂ウェル）を設け、基板領域又は
ウェル領域のｂずれかにｐｉＪｌチャネルＭＵｉＳトラ
ンジスタを設は他方にＧ’ｊｎ型チャネルＭＯ＆トラン
ジスタをそれぞれ設けて形成していた・しかる和こうし
た従来構造では１次に示すような欠点を有して＾た・第
１Ｖｃｐ型チヤ、誹ルトツンジスタとｎｕチャネルトラ
ンジスタとの間にウェルを介してバイポーラトランジス
タが寄生的に形成されることがあげられる・これは、電
源の入力時にナージ電圧が加わると、多数キャリアが発
生しソース又はドレインのｐｎ接合に順方向のバイヤス
が印加され、基体又はウェル中に電流が流れる現象（所
謂ラッチアップ）が生じ易いと込う欠点に結びつく・こ
の２ツチアツプ現象を防止するためＫｐ鉦チャネルトラ
ンジスタおよびｎ型チャネルトランジスタＯｇ成領域間
の距離を１０μｍ以上離したシ、それぞれの領域の囲り
にガードリング層を設けた）する手法が従来採用されて
いたが、好まし１結果を得てはｂな−、その理由は種々
あるが、總ｌは集積回路のチップ面積の増加を招き。
膜を用いた絶縁ゲートかし曝≠キ＝ネ電界効果型トラン
ジスタから成るＣＭＣ）Ｂ（阜ｔｍｐ ）−ｅＸｎｅｎ
ｔａｒｙ Ｍｅｔａｌ （Ｊｉｄ ８ｅｍｉｃｏｎｄｕ
ｃｔｏｒ）がよく知られている。従来のＣＭＯ８は、シ
リコン単結晶基板上の一部にその基板の導電タイプとは
極性の異なる領域（所謂ウェル）を設け、基板領域又は
ウェル領域のｂずれかにｐｉＪｌチャネルＭＵｉＳトラ
ンジスタを設は他方にＧ’ｊｎ型チャネルＭＯ＆トラン
ジスタをそれぞれ設けて形成していた・しかる和こうし
た従来構造では１次に示すような欠点を有して＾た・第
１Ｖｃｐ型チヤ、誹ルトツンジスタとｎｕチャネルトラ
ンジスタとの間にウェルを介してバイポーラトランジス
タが寄生的に形成されることがあげられる・これは、電
源の入力時にナージ電圧が加わると、多数キャリアが発
生しソース又はドレインのｐｎ接合に順方向のバイヤス
が印加され、基体又はウェル中に電流が流れる現象（所
謂ラッチアップ）が生じ易いと込う欠点に結びつく・こ
の２ツチアツプ現象を防止するためＫｐ鉦チャネルトラ
ンジスタおよびｎ型チャネルトランジスタＯｇ成領域間
の距離を１０μｍ以上離したシ、それぞれの領域の囲り
にガードリング層を設けた）する手法が従来採用されて
いたが、好まし１結果を得てはｂな−、その理由は種々
あるが、總ｌは集積回路のチップ面積の増加を招き。
高集積化中島密度化が困難となることであ）、第２はｐ
ｔｍおよびｎ型の拡散領域が多く存在するために、寄生
のｐｎ接合が増え、高速化の障害となること、であろう
。
ｔｍおよびｎ型の拡散領域が多く存在するために、寄生
のｐｎ接合が増え、高速化の障害となること、であろう
。
こうした従来構造の欠点を改善する方法としてＳ０８
（旦ｉ１１ｃｏｎ ｏｎ ｑａｐｐｈｉｒｅ） Ｍｙ板
を使用したＣＭＯＢが提案されている。しかしこのよう
な異種基板の上に成長させたエピタキシャルシリコン膜
には、高密度の欠陥が存在し、欠陥を起因とした接合リ
ークが発生し易いことがあＪ）、 Ｉ！ｔｃＦｉ８０Ｓ
基板の高価格化等々の問題もあるので、特殊な用途のみ
（使用されて匹るに過ぎなかった。
（旦ｉ１１ｃｏｎ ｏｎ ｑａｐｐｈｉｒｅ） Ｍｙ板
を使用したＣＭＯＢが提案されている。しかしこのよう
な異種基板の上に成長させたエピタキシャルシリコン膜
には、高密度の欠陥が存在し、欠陥を起因とした接合リ
ークが発生し易いことがあＪ）、 Ｉ！ｔｃＦｉ８０Ｓ
基板の高価格化等々の問題もあるので、特殊な用途のみ
（使用されて匹るに過ぎなかった。
これらの問題点のいくつかを解決するために、さらに部
分的に形成した非晶質誘電体膜を有するシリコン基板を
用いて、非晶質誘電体膜上に堆積した多結晶シリコンを
電界効果トランジスタのソース・ドレイン領域としたＣ
ＭＯ８構造が提案されル［到った。これは、 ＢＯ−Ｃ
ＭＯＳ （ＢｕｒｉｅｄＱｘｉｄｅ ＣＭＯ８）と称さ
れておシ％例えばジャパニーズ・ジャーナル・オプ・ア
ゲライド・フィシ（ックス（Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒｎａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ）誌、
１９７９年、第１８巻、４５頁〜５０頁に報告されて
いる。しかしこうした従来の所謂ＨＯ−ＣＭ Ｕ Ｓ構
成では、誘電体表面に堆積されたシリコンは多結晶型に
なってしまうために、スイッチング速度を決めるトラン
ジスタのチャネル領域又はその一部に使用することは困
難であシ。
分的に形成した非晶質誘電体膜を有するシリコン基板を
用いて、非晶質誘電体膜上に堆積した多結晶シリコンを
電界効果トランジスタのソース・ドレイン領域としたＣ
ＭＯ８構造が提案されル［到った。これは、 ＢＯ−Ｃ
ＭＯＳ （ＢｕｒｉｅｄＱｘｉｄｅ ＣＭＯ８）と称さ
れておシ％例えばジャパニーズ・ジャーナル・オプ・ア
ゲライド・フィシ（ックス（Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒｎａｌ ｏｆ ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ）誌、
１９７９年、第１８巻、４５頁〜５０頁に報告されて
いる。しかしこうした従来の所謂ＨＯ−ＣＭ Ｕ Ｓ構
成では、誘電体表面に堆積されたシリコンは多結晶型に
なってしまうために、スイッチング速度を決めるトラン
ジスタのチャネル領域又はその一部に使用することは困
難であシ。
また単結晶と多結晶シリコンとの間に、遷移領域が存在
するので、素子設計時に余裕を見込む必要が生じ、素子
の微細化に対して欠点となってｂた。
するので、素子設計時に余裕を見込む必要が生じ、素子
の微細化に対して欠点となってｂた。
本発明は＠ ｐ’！ｌチャネル電界効果トランジスタお
よびｎｆｉチャネル電界効果トランジスタを伴せ形成し
てなる相補型半導体装置の製造方法において、単結晶シ
リコン基板上に部分的に非晶質誘電体を設け４工程、前
記非晶質誘電体の換厚よシも少くと４厚くなるように不
純物の種類および濃度を制御してエピタキシャルシリコ
ンを少くとも一層以上堆積する工程、前記エピタキシャ
ルシリコン膜上にゲート絶縁膜を形成する工程、＊記非
晶質１ＷＷＬ体上に堆積した前記エピタキシャルシリコ
ンＩ［に前記ｐＷｌチャネルトランジスタのンース拡散
領域、ドレイン拡散１［１ｔＩＲ，ゲート領域の少くと
吃いずれか１つもしくは前記ｎｍチャネルトランジスタ
のソース拡散領域、ドレイン拡散額板、ゲート領域の少
くともｂずれか１）を設ける工程。
よびｎｆｉチャネル電界効果トランジスタを伴せ形成し
てなる相補型半導体装置の製造方法において、単結晶シ
リコン基板上に部分的に非晶質誘電体を設け４工程、前
記非晶質誘電体の換厚よシも少くと４厚くなるように不
純物の種類および濃度を制御してエピタキシャルシリコ
ンを少くとも一層以上堆積する工程、前記エピタキシャ
ルシリコン膜上にゲート絶縁膜を形成する工程、＊記非
晶質１ＷＷＬ体上に堆積した前記エピタキシャルシリコ
ンＩ［に前記ｐＷｌチャネルトランジスタのンース拡散
領域、ドレイン拡散１［１ｔＩＲ，ゲート領域の少くと
吃いずれか１つもしくは前記ｎｍチャネルトランジスタ
のソース拡散領域、ドレイン拡散額板、ゲート領域の少
くともｂずれか１）を設ける工程。
とｔ−ａんで成ることを特徴とする相補型半導体装置の
製造方法を提供するものであふ。
製造方法を提供するものであふ。
以下１本発明の詳細な説明する準備として、従来のＢ
Ｏ−ＣＭυＳＴｇ成と本発明によって製造しようとして
いる新規構成とを比較しながら図を用いて説明する。第
１図は、従来のＢＯ−ｃｈｔｏｓ構成の特徴を説明する
ために示したｃｍｏｓインバータの模式的断面図である
０通常、１がｎ型シリコン基体、２がｐウェル、３が誘
電体＠、列えばシリコンの酸化膜、４がエピタキシャル
シリコンＩ！、 ５がエピタキシャル成長時に堆積さ
れた多結晶シリコン膜、６がフィールド酸化１ｌｌｉ！
、７がゲート酸化膜、８および９がｎ型チャネルＭＯ８
）ランジスタのそれぞれゲート用多結晶シリコンとソー
ス・ドレイン拡散領域で、１０および１１がｐ！！チャ
ネルＰｍ０Ｓトランジスタのそれぞれゲート用多結晶シ
リコンとソース・ドレイン拡ｆＢｔ領域で、１２が層間
絶縁楔、例えばＣＶＤ法によるＰＳ ｕ＠、そして１３
がコンタクト穴の上に配線されるアルミニウムという構
成が多用されている。
Ｏ−ＣＭυＳＴｇ成と本発明によって製造しようとして
いる新規構成とを比較しながら図を用いて説明する。第
１図は、従来のＢＯ−ｃｈｔｏｓ構成の特徴を説明する
ために示したｃｍｏｓインバータの模式的断面図である
０通常、１がｎ型シリコン基体、２がｐウェル、３が誘
電体＠、列えばシリコンの酸化膜、４がエピタキシャル
シリコンＩ！、 ５がエピタキシャル成長時に堆積さ
れた多結晶シリコン膜、６がフィールド酸化１ｌｌｉ！
、７がゲート酸化膜、８および９がｎ型チャネルＭＯ８
）ランジスタのそれぞれゲート用多結晶シリコンとソー
ス・ドレイン拡散領域で、１０および１１がｐ！！チャ
ネルＰｍ０Ｓトランジスタのそれぞれゲート用多結晶シ
リコンとソース・ドレイン拡ｆＢｔ領域で、１２が層間
絶縁楔、例えばＣＶＤ法によるＰＳ ｕ＠、そして１３
がコンタクト穴の上に配線されるアルミニウムという構
成が多用されている。
こうした従来構成はトランジスタのソース・ドレインの
大部分が＃Ｓ亀框体ある酸化膜を介して基板と接続され
ていることが特徴的であシ、このため接合容量が低減さ
れ、高速動作が期待される。しかる＃Ｃ１ｌ電体上に堆
積され九シリコン膜は多結晶であるが故に、スイッチン
グ特性に著しい影響を及ぼすキャリヤ移動度が小さく、
チャネル領域もしくはその一部に使用することは困難で
ある・それに対して第２図は本発明の特徴的な構成を第
１図に対比して示した模式的断面図であ）、通常１０１
がＩＩ！Ｉシリコン基板、１０２がｐウェル、１０３が
非晶質誘電体、９１えはシリコンの酸化膜、１０４がエ
ピタキシャルシリコン＠、ｔＯＳがゲート酸化ＩＫ、
１０６および１０７がｎ型チャネルＭＯ８トランジスタ
のそれぞれゲート用多結晶シリコンとソース・ドレイン
拡散領域で、１０８および１０９がｐＩＩチャネルＭＯ
８ト’）ンジスタのそれぞれゲート用多結晶シリコンと
ソース・ト°レイン拡散領域で、１１０が層間絶縁１［
，１１１がアル（＝クムという構成が使用される。ここ
で誘電体１０３の上にはエピタキシャルシリコンが堆積
されていることが特徴的で、ｌｌ電体膜厚よりも厚くエ
ピタキシャルシリコンを堆積することにより、ある距離
だけ誘電体端から単結晶性シリコン膜が形成され。
大部分が＃Ｓ亀框体ある酸化膜を介して基板と接続され
ていることが特徴的であシ、このため接合容量が低減さ
れ、高速動作が期待される。しかる＃Ｃ１ｌ電体上に堆
積され九シリコン膜は多結晶であるが故に、スイッチン
グ特性に著しい影響を及ぼすキャリヤ移動度が小さく、
チャネル領域もしくはその一部に使用することは困難で
ある・それに対して第２図は本発明の特徴的な構成を第
１図に対比して示した模式的断面図であ）、通常１０１
がＩＩ！Ｉシリコン基板、１０２がｐウェル、１０３が
非晶質誘電体、９１えはシリコンの酸化膜、１０４がエ
ピタキシャルシリコン＠、ｔＯＳがゲート酸化ＩＫ、
１０６および１０７がｎ型チャネルＭＯ８トランジスタ
のそれぞれゲート用多結晶シリコンとソース・ドレイン
拡散領域で、１０８および１０９がｐＩＩチャネルＭＯ
８ト’）ンジスタのそれぞれゲート用多結晶シリコンと
ソース・ト°レイン拡散領域で、１１０が層間絶縁１［
，１１１がアル（＝クムという構成が使用される。ここ
で誘電体１０３の上にはエピタキシャルシリコンが堆積
されていることが特徴的で、ｌｌ電体膜厚よりも厚くエ
ピタキシャルシリコンを堆積することにより、ある距離
だけ誘電体端から単結晶性シリコン膜が形成され。
それ以上離れた誘電体表面には堆積されないことで６る
・この距離はエピタキシャルシリコン膜厚と＃框体馳厚
との差や用いられた基板の方位に依存している・したが
って、基板方位とエピタキシャルシリコン層厚と誘電体
の中寸法を設定すればマスク９合わせ工程なしに９２図
に示された島状形状に選択的なエピタキシャルシリコン
基体を任意の場所に堆積させることができる利点がある
。
・この距離はエピタキシャルシリコン膜厚と＃框体馳厚
との差や用いられた基板の方位に依存している・したが
って、基板方位とエピタキシャルシリコン層厚と誘電体
の中寸法を設定すればマスク９合わせ工程なしに９２図
に示された島状形状に選択的なエピタキシャルシリコン
基体を任意の場所に堆積させることができる利点がある
。
このような選択的なエピタキシャル成長１ｊ、主にジク
ロルシラン（Ｓｉ鴇Ｃ１りのように塩累原子を含むがス
と水素をキャリアガスとして用いて行われ、熱分解反応
によって生成された塩化水素がシリコンのエツチングに
寄与するという本発明者等が発見した惨「規な現象を活
用することＫよって初めて実用化し得たものである・今
、単結晶シリコンと非晶質＃電体とが共存する基板上に
上記反応を用いてシリコン層を堆積させてｈ〈と、単結
晶シリコン上には半結晶として、また非晶質誘電体上に
は多結晶として成長をはじめる・しかし、非晶質誘電体
上に形成される多結晶シリコンのエツチング速度がその
堆積速度を上まわ〕、一方率結晶シリコン上ではエツチ
ング速度が堆積速度より下まわる結果となるため、単結
晶上にのみならず単結晶シリコンが堆積し、この単結晶
シリコンを椎結晶として非晶質５ＩｌＣ体上にも一方向
に単結晶層が成長するのである。このよｐな選択的なエ
ピタキシャル成長を、単結晶シリコン上にノ＜／−７化
した非晶ｉｓ誘電体設けた基板上で行えば、単結晶シリ
コン層はまず非晶質誘電体層の穴を埋めしかる後その層
厚を増すと共和横方向へ伸びて非晶質誘電体層上にまで
拡大していくのである。ζうした成長は、出発点におい
て単結晶シリコン表面と非晶質誘電体表面が同一平面上
に並んでいても勿論可能である・ 本発明を用いるととによシ、非晶質＃電体表面を一部含
むようにエピタキシャルシリコン良を自己整合的に島状
に分離して形成することができ。
ロルシラン（Ｓｉ鴇Ｃ１りのように塩累原子を含むがス
と水素をキャリアガスとして用いて行われ、熱分解反応
によって生成された塩化水素がシリコンのエツチングに
寄与するという本発明者等が発見した惨「規な現象を活
用することＫよって初めて実用化し得たものである・今
、単結晶シリコンと非晶質＃電体とが共存する基板上に
上記反応を用いてシリコン層を堆積させてｈ〈と、単結
晶シリコン上には半結晶として、また非晶質誘電体上に
は多結晶として成長をはじめる・しかし、非晶質誘電体
上に形成される多結晶シリコンのエツチング速度がその
堆積速度を上まわ〕、一方率結晶シリコン上ではエツチ
ング速度が堆積速度より下まわる結果となるため、単結
晶上にのみならず単結晶シリコンが堆積し、この単結晶
シリコンを椎結晶として非晶質５ＩｌＣ体上にも一方向
に単結晶層が成長するのである。このよｐな選択的なエ
ピタキシャル成長を、単結晶シリコン上にノ＜／−７化
した非晶ｉｓ誘電体設けた基板上で行えば、単結晶シリ
コン層はまず非晶質誘電体層の穴を埋めしかる後その層
厚を増すと共和横方向へ伸びて非晶質誘電体層上にまで
拡大していくのである。ζうした成長は、出発点におい
て単結晶シリコン表面と非晶質誘電体表面が同一平面上
に並んでいても勿論可能である・ 本発明を用いるととによシ、非晶質＃電体表面を一部含
むようにエピタキシャルシリコン良を自己整合的に島状
に分離して形成することができ。
加えて、非晶質Ｓ電体上ＯエピタキシャルシリコンＩＩ
Ｋソース・ドレイン領域のみならず、チャネル領域もし
くはその一部をも形成しであることになるため、従来の
ＢＯ−−０ＭＯ８と比較してソース・Ｆ°レイン領竣の
接合面積は少〈なシ、拡散容量の低下がよ〕以上に可能
とな）、さらに単結晶シリコンと多結晶シリコンとの遷
移領域がなく。
Ｋソース・ドレイン領域のみならず、チャネル領域もし
くはその一部をも形成しであることになるため、従来の
ＢＯ−−０ＭＯ８と比較してソース・Ｆ°レイン領竣の
接合面積は少〈なシ、拡散容量の低下がよ〕以上に可能
とな）、さらに単結晶シリコンと多結晶シリコンとの遷
移領域がなく。
素子の微細化をも同時に実現できる利点を得る・次に本
発明の実施例を図を用い工詳細に説明する。＃Ｉ３図は
本発明を実現するためのＣＭＯＳインバータ回路の製造
プロセスを願に従って示したものでＩ ｍＷシリコン基
板４１に熱酸化法で約５０００Ａ４ｆり酸化１［４２を
形成し１通常の写真蝕刻技術とエツチング法によりトラ
ンジスタのゲート領域となすべき領域のシリコン酸化膜
を除去する。
発明の実施例を図を用い工詳細に説明する。＃Ｉ３図は
本発明を実現するためのＣＭＯＳインバータ回路の製造
プロセスを願に従って示したものでＩ ｍＷシリコン基
板４１に熱酸化法で約５０００Ａ４ｆり酸化１［４２を
形成し１通常の写真蝕刻技術とエツチング法によりトラ
ンジスタのゲート領域となすべき領域のシリコン酸化膜
を除去する。
ソノ後ジクロルシラン（８ｉＨ，ＣＩ、）をソースガス
。
。
水嵩をキャリアガスとして反応系内に導入し、８０ｔｏ
ｒｒｆ１ＭＫの減圧下、９５０℃から１１００℃までの
基板温度で熱分解によってシリコンのエピタキシャル成
長を行うとシリコン基板表面および酸化膜４２上の一部
を含むように平滑なるｎｆＪＩｌの単結晶シリコン＠４
３が堆積でき−１１３１１（ａ）を得る。
ｒｒｆ１ＭＫの減圧下、９５０℃から１１００℃までの
基板温度で熱分解によってシリコンのエピタキシャル成
長を行うとシリコン基板表面および酸化膜４２上の一部
を含むように平滑なるｎｆＪＩｌの単結晶シリコン＠４
３が堆積でき−１１３１１（ａ）を得る。
こむではエピタキシャルシリコンＷＩ厚と酸化膜厚との
差に対して酸化Ｉ［形成領域パターン寸法の半分が同程
度の場合で、酸化膜上のシリコンは単蹄晶状態で両側か
ら接続され、酸化膜領域は埋込まれる。酸化Ｉ［４４を
形成後、通常の写真蝕刻技術とイオン注入法等の手段に
よｊ％Ｉｌ型チャネルトランジスタを形成すべき領域の
み０＊＊＊画に不純物を制御して導入し、適当な熱処理
後、イオン注入忙よって所望のＳ度を有するＰｇウェル
ｉ！ｉｉ斌４Ｓを形成し、そのｖｋ、酸化８Ｉ４４を除
去し、改めてゲート酸化ｌ［４６を熱漬化法を用すて形
成しイオン注入法によってｎチャネルおよびｐチャネル
の両トランジスタのしきい値電圧値を所望値に調節し、
厘３図（ｂ）を得る１次にリン等のｎ型導電性を生ぜし
める不純物がドーグされてｂる多結晶シリコン４７をた
とえばＣＶＤ法で堆積し、写真蝕刻技術およびエツチン
グ技術とを用めて多結晶シリコン４７をエツチングして
トランジスタのゲート電極を形成すると１８３図（Ｃ）
を得る０次にｐ型チャネルトランジスタ形成領域をレジ
スト４８で被覆し、レジストをマスクとしてヒ素又はリ
ン等のｎ型導電性を生ぜしめる不純物を１０ｃｍ 以
上のドーズ量でイオン注入してｎ５チヤネルトランジス
タのソース・ドレインｍ域４９を形成し、第３図（ｄ）
を得る。イオン注入時に基板ｉ１度が３００℃程度まで
上昇する六め、イオン注入マスクとして用いるレジスト
Ｆｉ耐熱性の強い環化ブタジェン系レジストを使用する
と都合がよめ・続いてｎ型チャネルトランジスタ形成Ｓ
ｔ琥をレジスト４８で同様に被覆し、レジストをイオン
注入マスクとしてボロン等のｐ型厚ＩＥ性を生ぜしめる
不純物を１０ ｃｍ 程度のドーズ蓄で注入してｐ
型チャネルトランジスタのソース・ドレインｍＶ５０を
形成すると第３図（ｅ）を得る・適当な熱処理を行うこ
とにょシイオン注入による損障を回復させた後、層間絶
縁膜としてＰＳＧ！［５１をたとえばＣＶＤ法で堆積し
、表面のＸｆＬ滑化を計る・次にコンタクトホールのパ
ターンｆ？、 ！（行い、導１ＩＣ性材料たとえばアル
ミニウム５２を破着させ配１ＩＩＩＥ極のパターン化を
行−１水素中でアルミニウムとシリコンの合金化を繍す
本発明による構成の仕上り図の第３図（ｆ）を得る・そ
して必要に応じてＣＶＤ法で保護膜を堆積させ、電極パ
ッド上の保護膜を写真蝕刻法とエツチング法によ）除去
する・こうして得られた本発明のトランジスタ特性は極
めて良好で、岡えばドレインリーク電流はドレイン電圧
５■の時ｌＯ入／−以下とな夛、！１チャネルＭＬ）８
）９ンジスタと同程度の値を示したー 以上説明したよう虻１本発明の構成によれば、電圧の加
わるドレイン拡散領域が基板および従来構成における所
簡チャネルストッパー拡散領域から誘電的に分離される
丸め、従来のシリコン基板を用すたＣＭＯｆ９）ランジ
スタで成し得なかった高速化を計ることができ、従来８
０８トランジスタで成し得なかった高信頼性、低価格化
を実現可能とし、しかも微細化と高集積化を容易に行う
ことができる利点をもたらすことが明らかとなった・さ
らに本発明０４９＃請求の範囲に記載されているよう（
非晶質誘電体上に堆積された奉結晶性シリ：ｚンｆｉ、
ｊ’ −）領域やソース・ドレイ７８４＠（Ｄｌｈずれ
にも用することが可能であ夛、＠３図に列として示した
実施−の構成に限定されるものではない。
差に対して酸化Ｉ［形成領域パターン寸法の半分が同程
度の場合で、酸化膜上のシリコンは単蹄晶状態で両側か
ら接続され、酸化膜領域は埋込まれる。酸化Ｉ［４４を
形成後、通常の写真蝕刻技術とイオン注入法等の手段に
よｊ％Ｉｌ型チャネルトランジスタを形成すべき領域の
み０＊＊＊画に不純物を制御して導入し、適当な熱処理
後、イオン注入忙よって所望のＳ度を有するＰｇウェル
ｉ！ｉｉ斌４Ｓを形成し、そのｖｋ、酸化８Ｉ４４を除
去し、改めてゲート酸化ｌ［４６を熱漬化法を用すて形
成しイオン注入法によってｎチャネルおよびｐチャネル
の両トランジスタのしきい値電圧値を所望値に調節し、
厘３図（ｂ）を得る１次にリン等のｎ型導電性を生ぜし
める不純物がドーグされてｂる多結晶シリコン４７をた
とえばＣＶＤ法で堆積し、写真蝕刻技術およびエツチン
グ技術とを用めて多結晶シリコン４７をエツチングして
トランジスタのゲート電極を形成すると１８３図（Ｃ）
を得る０次にｐ型チャネルトランジスタ形成領域をレジ
スト４８で被覆し、レジストをマスクとしてヒ素又はリ
ン等のｎ型導電性を生ぜしめる不純物を１０ｃｍ 以
上のドーズ量でイオン注入してｎ５チヤネルトランジス
タのソース・ドレインｍ域４９を形成し、第３図（ｄ）
を得る。イオン注入時に基板ｉ１度が３００℃程度まで
上昇する六め、イオン注入マスクとして用いるレジスト
Ｆｉ耐熱性の強い環化ブタジェン系レジストを使用する
と都合がよめ・続いてｎ型チャネルトランジスタ形成Ｓ
ｔ琥をレジスト４８で同様に被覆し、レジストをイオン
注入マスクとしてボロン等のｐ型厚ＩＥ性を生ぜしめる
不純物を１０ ｃｍ 程度のドーズ蓄で注入してｐ
型チャネルトランジスタのソース・ドレインｍＶ５０を
形成すると第３図（ｅ）を得る・適当な熱処理を行うこ
とにょシイオン注入による損障を回復させた後、層間絶
縁膜としてＰＳＧ！［５１をたとえばＣＶＤ法で堆積し
、表面のＸｆＬ滑化を計る・次にコンタクトホールのパ
ターンｆ？、 ！（行い、導１ＩＣ性材料たとえばアル
ミニウム５２を破着させ配１ＩＩＩＥ極のパターン化を
行−１水素中でアルミニウムとシリコンの合金化を繍す
本発明による構成の仕上り図の第３図（ｆ）を得る・そ
して必要に応じてＣＶＤ法で保護膜を堆積させ、電極パ
ッド上の保護膜を写真蝕刻法とエツチング法によ）除去
する・こうして得られた本発明のトランジスタ特性は極
めて良好で、岡えばドレインリーク電流はドレイン電圧
５■の時ｌＯ入／−以下とな夛、！１チャネルＭＬ）８
）９ンジスタと同程度の値を示したー 以上説明したよう虻１本発明の構成によれば、電圧の加
わるドレイン拡散領域が基板および従来構成における所
簡チャネルストッパー拡散領域から誘電的に分離される
丸め、従来のシリコン基板を用すたＣＭＯｆ９）ランジ
スタで成し得なかった高速化を計ることができ、従来８
０８トランジスタで成し得なかった高信頼性、低価格化
を実現可能とし、しかも微細化と高集積化を容易に行う
ことができる利点をもたらすことが明らかとなった・さ
らに本発明０４９＃請求の範囲に記載されているよう（
非晶質誘電体上に堆積された奉結晶性シリ：ｚンｆｉ、
ｊ’ −）領域やソース・ドレイ７８４＠（Ｄｌｈずれ
にも用することが可能であ夛、＠３図に列として示した
実施−の構成に限定されるものではない。
なお、上記の各実施列として非晶質誘電体としてシリコ
ン酸化膜を用いたものを説明してきたがシリコン窒化膜
やＰ ８ Ｇ等を用いても良く、その上に成長したエピ
タキシャルシリコンの結晶性やその効果についてみても
同様に有効であった・ｒ！ｊｌＡｒｔｎｏ簡単ｔｘｔａ
ｑ 第１図は、従来のに３０ＭＯ８構ゝ造の列を示す多結晶
シリコンゲート型ＣＭＯＳインバータの模式的ＩＩｆｒ
面図で、第２図は本発明構造を第１図に対比して示した
模式的Ｉ！？面図である１図中の番号は、１．１０１−
７リコ７ｊｋ板、２，１０２−ｐ型りエル、３．１０３
・・・非晶′ｉＩｔ誘電体膜、４，１０４・−エピタキ
シャルシリコン膜、５−・・多結晶シリコン、６・・・
フィールド酸化膜、７，１０５−・・グー）＃化膜、８
．１０６−１１１１チヤネルトランジスタのゲート多結
晶シリコン、９，１０７−・・ｎ麺チャネルトランジス
タのノース・ドレイン接散領域、１０，１０８−ｐａ！
！チャネルトランジスタのゲート多結晶シリコン、１１
，１０９−ｐｆｊｌチャネルトランジスタのソース・ド
レイン拡散領域、１２，１１０一層間絶縁膜、１３．１
１１−・アルミニウム配線、をそれぞれ示す。
ン酸化膜を用いたものを説明してきたがシリコン窒化膜
やＰ ８ Ｇ等を用いても良く、その上に成長したエピ
タキシャルシリコンの結晶性やその効果についてみても
同様に有効であった・ｒ！ｊｌＡｒｔｎｏ簡単ｔｘｔａ
ｑ 第１図は、従来のに３０ＭＯ８構ゝ造の列を示す多結晶
シリコンゲート型ＣＭＯＳインバータの模式的ＩＩｆｒ
面図で、第２図は本発明構造を第１図に対比して示した
模式的Ｉ！？面図である１図中の番号は、１．１０１−
７リコ７ｊｋ板、２，１０２−ｐ型りエル、３．１０３
・・・非晶′ｉＩｔ誘電体膜、４，１０４・−エピタキ
シャルシリコン膜、５−・・多結晶シリコン、６・・・
フィールド酸化膜、７，１０５−・・グー）＃化膜、８
．１０６−１１１１チヤネルトランジスタのゲート多結
晶シリコン、９，１０７−・・ｎ麺チャネルトランジス
タのノース・ドレイン接散領域、１０，１０８−ｐａ！
！チャネルトランジスタのゲート多結晶シリコン、１１
，１０９−ｐｆｊｌチャネルトランジスタのソース・ド
レイン拡散領域、１２，１１０一層間絶縁膜、１３．１
１１−・アルミニウム配線、をそれぞれ示す。
第３図は本発明を実現するための製造工程を工程Ａ１１
ＶＣ示した断面図であシ、図中の番号は。
ＶＣ示した断面図であシ、図中の番号は。
４１−シリコン基板、４２−非晶質紡電体艇、晶シリコ
ン、４８−イオン注入マスクとなるレジスト、４９−・
ｎ型チャネルトランジスタのソースドレイン領域、５０
−ｐ型チャネルトランジスタのソース・ドレイン領域、
５１一層間絶縁膜、５１−・金属配線、をそれぞれ示す
。
ン、４８−イオン注入マスクとなるレジスト、４９−・
ｎ型チャネルトランジスタのソースドレイン領域、５０
−ｐ型チャネルトランジスタのソース・ドレイン領域、
５１一層間絶縁膜、５１−・金属配線、をそれぞれ示す
。
第 ｌ 図
第３図
Claims (1)
- 【特許請求の範囲】 ２ｍチャネル電界効果トランジスタおよびｎ型チャネル
電界効果トランジスタを斧せ形成してなる相補ｍ半導体
装置の製造方法において、単結晶クリコン基板上に部分
的に非晶質ｎ框体を般ける工程、前記非晶′ｌＫ＃域体
の膜厚よりも少くとも厚くなるように不純物の種類およ
び濃度をｌｔｌｌｍＬでエピタキシャルシリコンを少く
と４一層以上堆積する工、１！、 ＊記エピメキシャル
シリコン喚上にゲート絶縁属を形成する工１１ｈ前記非
晶質誇蝋体上に堆積し友前記シリコンＷＩＫｔｌｌ記ｐ
微チャネルトランジスタのソース拡散−城、ドレイン拡
ｌ＆領域。 ゲート領域の少くともめずれか１つもしくＦｉ前記ｍＷ
チャネルトクンジスタＯソース拡散領域、ドレイン拡散
領域、ゲート領域の少くと４いずれか１つを設ける工ｌ
！、とを含んで成ることを′４＃績とする相補型半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156683A JPS5857745A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置の製造方法 |
| US06/395,110 US4637127A (en) | 1981-07-07 | 1982-07-06 | Method for manufacturing a semiconductor device |
| DE19823225398 DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156683A JPS5857745A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857745A true JPS5857745A (ja) | 1983-04-06 |
Family
ID=15633038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156683A Pending JPS5857745A (ja) | 1981-07-07 | 1981-10-01 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221109A (ja) * | 1986-03-24 | 1987-09-29 | Semiconductor Energy Lab Co Ltd | 被膜作製方法 |
| JPS6367779A (ja) * | 1986-09-09 | 1988-03-26 | Toshiba Corp | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| US6503799B2 (en) * | 2001-03-08 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS556831A (en) * | 1978-06-29 | 1980-01-18 | Fujitsu Ltd | Complementary mis integrated circuit device |
-
1981
- 1981-10-01 JP JP56156683A patent/JPS5857745A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS556831A (en) * | 1978-06-29 | 1980-01-18 | Fujitsu Ltd | Complementary mis integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221109A (ja) * | 1986-03-24 | 1987-09-29 | Semiconductor Energy Lab Co Ltd | 被膜作製方法 |
| JPS6367779A (ja) * | 1986-09-09 | 1988-03-26 | Toshiba Corp | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| US6503799B2 (en) * | 2001-03-08 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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