JPS6237848B2

JPS6237848B2 -

Info

Publication number: JPS6237848B2
Application number: JP54075531A
Authority: JP
Inventors: Jei Handei Rorando
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 1978-06-23
Filing date: 1979-06-15
Publication date: 1987-08-14
Also published as: JPS554196A; US4240068A

Description

【発明の詳細な説明】本発明は16ビツトのアナログ−デイジタル変換
器に関し、特に複数個のアナログ−デイジタル変
換器セルが１個の集積回路チツプ上に形成されて
多ビツトのアナログ−デイジタル変換を行うアナ
ログ−デイジタル変換器に関する。

電荷結合半導体素子（以下では必要に応じて
CCDと略する）は、Bell System Technical
Journal、Vol.49、No.４、1970、pp.587〜593に掲
載された同様の題目の論文に初めて述べられた。
その時から現在までに多くの研究がCCDについ
てなされ、その結果64キロビツトの単一チツプ
CCDメモリが市場に現われるまでになつて
（IEEEスペクトラム、1978年５月号、36ペー
ジ）。

しかしながら、メモリがCCDの唯一の利用法
ではない。CCDはイメージセンジングアレイと
かアナログ信号処理装置（Electronic Design6、
1976年３月15日号、70ページ）にも用いることが
できる。しかしながら先行技術は、CCD集積回
路チツプ上で直接アナログ−デイジタル信号変換
（以後必要に応じてＡ／Ｄ変換と略する）を行な
わせるようにしたCCD技術の利用法については
示していない。このような装置ではCCDの数と
か他の型の集積回路（以後必要に応じてICと略
する）チツプの数が少なくなり、信号雑音比とか
増幅率を増す。なぜならば、全Ａ／Ｄ変換が１個
の素子上で行われるからである。

現在の工業では、大規模集積回路（以後必要に
応じてLSIと略する）技術が進歩しているため、
１個のチツプ上にこのようなAD変換回路を１個
以上作ることは可能である。したがつて、CCD
のＡ／Ｄ変換回路と転送ゲート技術とを結合する
ことにより、CCD技術を用いて１個のLSIチツプ
上に多段Ａ／Ｄ変換回路を作ることができる。

本発明によるCCD技術によれば、多段Ａ／Ｄ
変換を行う１個のICチツプが提供される。たと
えば前段のゲートからの電荷パケツトの転送と
か、イメージ装置のようなチツプ上のホトサイト
における電荷パケツトの発生によつて、電荷が入
力ゲートに与えられる。マスタ・フローテイン
グ・ゲートとスレーブ・フローテイング・ゲート
の利用により、入力ゲートで検出された電荷レベ
ルのうちいくつかのレベルが、本発明の実施例で
詳しく説明されるように検出される。回路の出力
電圧は入力アナログ信号に対応するデイジタル論
理レベルである。

前記回路の各々をセルと呼び、１つ以上のセル
を結合することにより、多数ビツト出力の発生が
可能になり、これはセルの段の数によつて分解能
を増すことになる。すなわち、もし16のセルが結
合されると、たとえばイメージ装置として用いた
場合は16レベルのグレイスケールが検出され、あ
るいは16通りの離散的デイジタル電圧レベルが入
力アナログ信号から検出される。転送ゲートは逐
次的に各セルを相互に接続するために用いられ、
それによつて発生された電荷パケツトの導路が供
供される。

本発明のより完全な理解のために図面と関連し
て以下の詳細な説明を参照されたい。

シリコンサブストレート上の各々のCCDに関
連した電荷パケツトは、そのCCDに供給された
電圧に応じてゼロから設定された最大値まで変化
するという事実により、CCDは本来的にアナロ
グ素子である。したがつて、入力信号が、変調、
符号化、増幅、その他あらゆる信号出力のための
回路でひきつづき用いられるアナログの性質を持
つ場合の利用にCCDは理想的である。さらに、
CCDは、サブストレートチツプ上の回路密度が
数千の大きさになり、製造面においてLSI技術の
対象となつたため、CCDはアナログ領域におい
て価値を持つようになつた。ある例では、アナロ
グ信号をデイジタル信号に変換したいことがある
が、このような技術の多くは古い技術である。な
ぜなら、Ａ／Ｄ変換は衆知の技術であり、何年も
前に知られたからである。しかしながら、CCD
における電荷転送技術を用いたＡ／Ｄ変換は新し
い考えであり、その技術はこの領域においては充
分に確立されてはいない。このような参照文献の
１つとして、1977 IEEE International Solid
State Circuits Confesence Procedingsの４頁の
「電荷転送技術を用いたアナログ−デイジタル変
換器」と題された論文がある。

しかしながら、１つのICチツプ上でアナログ
からデイジタル形へ信号を変換することのできる
CCDは本出願以前の先行技術では明らかにされ
ていない。

１チツプ上のＡ／Ｄ変換器を用いることの明ら
かな利点はいくつもある。たとえば、１個の
CCD ICチツプの限界内でアナログ信号をデイジ
タル信号へ変換することにより、変換過程をより
高精度にすることができる。なぜならば、明らか
に少ない数の回路と要素を使うことによりエラー
とか雑音などによる変動が減少するからである。
さらに、１個のICチツプ上でＡ／Ｄ変換を行う
ことにより、必然的にアナログ領域において直接
にデイジタル演算が可能になる。

第１図は本発明よるアナログ−デイジタル変換
器の典型例を示し、一つのアナログ−デイジタル
信号変換セルを用いたものを示す。第１図に示さ
れた個々のゲートと他の要素はより大きなICの
一部であるから、示された矢印は通常の意味での
電気的接続を厳密には示すものではない。むしろ
電荷または電圧が供給される、あるいはICチツ
プ内で１つの領域から他の領域へ電荷が動くため
の路を示す。Ａは入力ゲートを示し、同ゲートへ
の入力として電荷が同ゲートへ供給される電荷路
がある。また、入力ゲートＡには電圧Ｖ１が接続
されていて、これは同ゲート中に所定の電荷量を
貯えるための空乏層の確立のために供給される。
第２図は種々の電圧電位印加のタイミングチヤー
トを示す。入力ゲートＡからは２つの矢印が示さ
れているが、これは同ゲートの空乏層からゲート
ＢとＣへの電荷の移動路を示す。ゲートＢの入力
には電圧Ｖ３が、ゲートＣには電圧Ｖ２が与えら
れ、これらの電圧は対応するこれらのゲートの空
乏層をそれぞれ確立する。

第１図にはまた電荷センシング増幅器CSAが
示され、この増幅器はフローテイング・ゲート・
マスタFGMとフローテイング・ゲート・スレー
ブFGSとからなり、これらは電界効果トランジ
スタFETに接続されている。FGMとFGSとを接
続するラインは、電界効果トランジスタFETの
ソースへ接続されている。FETのドレインには
電圧VSが印加され、FETのゲートには電圧VGが
印加されている。ゲートＢとFGSとの間の路に
はゲートＤが接続され、同ゲートは電圧Ｖ４の入
力を持つている。FGSの出力を出力１、ゲート
Ｄの出力を出力２とする。これらの出力は、出力
ライン上の電圧レベルが２進表示で論理０か論理
１かになる。これは、以下で論じるように、IC
チツプそれ自体での次の演算、あるいは出力回路
へ送られて行われる演算のために用いられるデイ
ジタル出力である。しかしながら、ゲートＡに送
られたアナログ電荷Ｑは、以下で説明される方法
で、出力１と２上にデイジタル電圧を発生する。

第１図に示された回路の動作を説明するため
に、ゲートＡへ入力された電荷は、説明を容易に
するために２Ｑであるとする。この電荷は、
CCDの他の段とか、CCDがイメージセンサの領
域で用いられた場合に光がホトサイトにつきあた
るようにされたイメージング技術におけるCCD
の使用のように、CCDを動作させる任意の既知
の方法で発生されたものである。設定電圧Ｖ１が
ゲートＡに印加されたときに電荷２ＱがゲートＡ
に供給されたならば、電圧Ｖ１によつてゲートＡ
に形成された空乏層は、CCDの既知の動作に基
づきその電荷で急速に満たされる。既述したよう
にCCDのゲートＣとＢはゲートＡの出力に接続
されている。ゲートＣに電圧Ｖ２を印加したとき
（第２図参照）、もし電圧Ｖ２が注意深く設定され
ていたならば、ゲートＡの空乏層を占めている余
剰の電荷１Ｑは通常知られているCCD電荷転送
技術により急速にゲートＣへ転送される。電荷セ
ンシング増幅器CSAにおいては、電圧VSが電界
効果トランジスタFETのドレインに印加されて
いる。このFETはここに説明されているCCD回
路の残りの部分と一しよにチツプ上の集積回路の
一部となつている。電圧VGが電界効果トランジ
スタFETのゲートに印加されたとき、電圧VSは
すぐに点Ｐへ印加される。点Ｐはフローテイン
グ・ゲート・マスタFGMとフローテイング・ゲ
ート・スレーブFGSの間に示されている。電圧
VSが点Ｐに印加されたならば、電圧VGはオフに
なり、電圧VSが点Ｐに残る。したがつて、はじ
めにFGMとFGSを駆動するためにゲートＡに電
圧Ｖ１を印加する以前に電圧VGが印加される。
ここに説明したように電圧VGがはじめに印加さ
れているならば、電圧Ｖ２がゲートＣに印加され
ゲートＡに余剰電荷Ｑが存在するとき、この電荷
はゲートＣをへてFGMへ転送される。電荷が
FGMゲートのもとにたまつたとき、FGSゲート
の表面ポテンシヤルはゼロボルトに向つて変化す
る。

ゲートＡにおいて、残つた電荷ＱはゲートＢで
検出され、電圧Ｖ３がゲートＢに印加されたとき
にFGSへ転送される。FGMゲートにたまつた電
荷のためにFGSの表面ポテンシヤルはその初期
状態から増えているので、もし少しでもFGSの
表面ポテンシヤルが存在すればゲートＢの電荷は
FGSゲートの表面ポテンシヤルバリアによつて
移動が阻止される。したがつて、FGSの出力は
論理０のままである。しかしながら、ゲートＢか
らの電荷がFGSに転送されていないため、電圧
Ｖ４がゲートＤに印加されたときにゲートＤは電
荷をゲートＢからゲートＤへ転送する。したがつ
て電圧Ｖ４を印加したときに電荷はゲートＤをへ
て出力２に転送され、論理１として検出される。
したがつて、電荷２Ｑ、すなわちゲートＡを満す
最大電荷がゲートＡに印加されたとき、出力１は
論理０であり出力２は論理１である。

こんどは電荷１ＱだけがゲートＡに供給された
ときを考える。電圧VGはFETに印加されてお
り、したがつて電圧VSがFGMとFGSの間の点Ｐ
に生じている。電圧Ｖ１の印加後ゲートＡには余
剰の電荷は存在しないため、電圧Ｖ２を印加して
も、ゲートＣをへてゲートＡからFGMへの電荷
の転送はなされない。したがつて、FGMの影響
によるFGSの表面ポテンシヤルの変化はない。
したがつて、電圧Ｖ３がゲートＢへ印加されたと
き、ゲートＡ内の電荷ＱはゲートＢへ転送され
る。しかしながら、電圧VSが点Ｐに生じている
ため、FGSは導通になり、電圧Ｖ３がゲートＢ
に印加されたときに、ゲートＡの電荷Ｑはゲート
ＢをへてFGSへ転送される。FGSは電荷を検出
し、したがつて出力１は論理１となる。ゲートＤ
へ電圧Ｖ４が印加されるときには、ゲートＡには
ゲートＢをへて転送されるべき電荷が残つていな
いため、出力２は論理０となる。したがつて、電
荷ＱだけがゲートＡに生じたときには、出力１は
論理１であり、出力２は論理０である。

ゲートＡへの入力電荷がゼロのときは、FGM
へもゲートＤへも電荷が転送されないために出力
１と出力２の出力は共に論理０である。したがつ
て、ゲートＡに供給された電荷レベルに応じて出
力１と２の出力は既述のような論理レベルをとる
ことは明らかである。さらに、１Ｑより少ない電
荷がゲートＡに供給されると出力１は論理１にな
り出力２は論理０になる。したがつて、第１図に
示したセルは真のＡ／Ｄ変換器として動作する。
説明を容易にするために入力電荷を２Ｑとした。
実際は、電荷は任意の設定レベルでよく、回路で
電荷を半分にする。

上述の説明は、いかに１つのCCDセルがＡ／
Ｄ変換の目的を達するか、についてであつた。複
数個のセルと、これらのセルを接続する複数個の
転送ゲートとを用いることにより、本発明の多段
Ａ／Ｄ変換器が構成される。

第３図を参照して本発明による多段Ａ／Ｄ変換
器の実施例を説明する。Ｃが書き込まれた各々の
矩形は、第１図と第２図を用いて既に説明した１
つのCCDセルを示す。便利のために、上述した
１個のセルの種々の入力と出力とをここに表で示
す。

2Q入力のとき出力１は論理０、出力２は論理１、 1Q入力のとき出力１は論理１、出力２は論理０、入力なしのとき出力１は論理０、出力２は論理０、第３図は、Ｎ個のセル、例えば５個のセルを有
するＡ／Ｄ変換器を示す。１個のシリコンチツプ
上に作られ得るセルの個数は集積回路製作技術に
より制限される。各々のセルは第１図に示したセ
ルと同様にゲートＡへの入力を持つ。しかしなが
ら、第３図ではただセルＣ１だけが外部電源から
入力電荷を受ける。他のセルの入力ゲートは、セ
ルＣ１のゲートＡの空乏層を満たした余剰の電荷
を受ける。この余剰電荷はセルＣ１からセルＣ２
へ、さらにセルCNへ向かつて、レジスタあるい
は複数個のセルの入力ゲートＡの間に作られた転
送ゲートによつて、途中各セルの空乏層を満たし
ながら転送される。

これらの各々のセルは同じ方法で動作する。た
とえば、あるセルが定められた電荷２Ｑを受けた
ならば、出力１は論理０で出力２は論理１であ
る。したがつて、たとえばセルＣ５が電荷２Ｑを
受けたならば出力５Ａは論理０で出力５Ｂは論理
１である。他も同様である。

第３図を参照すると、説明のためにセルＣ１へ
の入力電荷は７Ｑであるとする。セルＣ１はその
空乏層を電荷２Ｑにまで満たし、余剰の電荷５Ｑ
はセルＣ２へもれる。セルＣ２はその空乏層を満
たして電荷２Ｑにし、余剰電荷３ＱがセルＣ３へ
もれる。セルＣ３はその空乏層を満たして電荷２
Ｑにし、余剰電荷１ＱがセルＣ４へもれる。セル
Ｃ５は全然電荷を受けない。上述した表を参照す
ると、セルＣ１，Ｃ２およびＣ３からの出力はす
べて同じで、各セルの出力ＡおよびＢからの出力
はそれぞれ論理０と論理１である。ただ１Ｑだけ
の電荷を受けたセルＣ４はその出力４Ａと４Ｂに
それぞれ論理１と論理０を出入する。セルＣ５は
全く電荷を受けなかつたのでその出力５Ａと５Ｂ
はそれぞれ論理０と論理０になる。入力に受けた
電荷の量とセルの数に応じていくつかのセルはそ
の出力が同じであり（たとえばセルＣ１，Ｃ２，
Ｃ３）、１つのセルは過渡的な論理レベルを有し
（たとえばセルＣ４）、のこりの全てのセルはその
出力が同じであるが、第１のグループのセルとは
反対である（たとえばセルＣ５からセルCNま
で）。

したがつて、第３図に示された多段接続は印加
されたアナログ信号と密接に関連をもつたデイジ
タル信号を発生することが明らかである。本発明
はアナログ信号が多レベルデイジタル信号に変換
されなければならないときにいつでも適用でき
る。たとえば、データ伝送モデルにおいてアナロ
グ信号を、各レベルが異なつた伝送周波数に符号
化される多レベルデイジタル信号に変換したい場
合、本発明は１個のCCD集積回路チツプ上で
Ａ／Ｄ変換を行う。

ここに記述された本発明の他の応用はイメージ
素子での利用にある。像が走査されて、たとえば
ホトセルの出力に信号が発生される。あるいは光
が直接にCCD集積回路上のホトサイトにつきあ
たる。いずれにせよ、電荷が像から受けた光量に
比例して発生される。（あるいは、逆の、すなわ
ち負のイメージが走査されてもよい。）たとえ
ば、第３図に関連して説明されたアレイ中に16個
のセルがあつたとすれば、光のレベルはセルＣ４
で発生された出力レベルの変化によつて識別され
ただろう。セルＣ１からＣ３までは検出されたレ
ベルよりも明るい値であり、一方、セルＣ５とＣ
６では検出されたレベルよりも暗い値である。即
ち、受け光は１から16までのグレイスケールのう
ちのレベル４にあるといつてもよい。

セルの出力に接続された、それに続く論理回路
は検出されたグレイスケールレベルの検出、符号
化などのために用いられる。この論理回路は集積
回路の一部であつてもよいし、集積回路に外付け
されてもよい。たとえば、１つの例では、各セル
の出力１と２からの論理レベルが論理０と論理１
というように１つだけ異なつているセルが探索さ
れる。なぜならばこのセルより上のレベルのセル
の値はすべて同じであり、このセルよりも下のレ
ベルのセルの値もすべて同じであり、これらのセ
ルの出力値とは異なつた出力値のセルが検出され
るからである。このことは１つのセルからの出力
だけが符号化されればよいことを示している。な
ぜならのセルの出力は冗長であるからである。

本発明は、Ａ／Ｄ変換が必須のイメージ装置に
おける巾広い利用にそのままの形で適用可能であ
る。フアクシミリやデイジタル・テレビジヨン伝
送は典型的な例である。

本発明を特定の例を参照して説明したが、当業
者には本発明の真の精神と範囲から逸脱すること
なく種々の変更を行つたり、要素の等価物に取り
換えたりできることは理解されよう。さらに、本
発明の本質から逸脱することなく多くの修正を行
うこともできる。

【図面の簡単な説明】

第１図は電荷結合転送技術を用いた本発明によ
るアナログ−デイジタル信号変換器セルの第１実
施例の概略図、第２図は第１図に関連して説明さ
れたアナログ−デイジタル変換器への電圧信号印
加のタイミングチヤート、第３図は第１図と第２
図に関連して示された本発明によるアナログ−デ
イジタル変換器の第２実施例である複数個のセル
を用いた多段アナログ−デイジタル変換器の概略
図である。

Claims

【特許請求の範囲】１電荷結合技術を用いたアナログ−デイジタル
変換器であつて、印加されたアナログ電荷パケツトを受けるため
の入力ゲート装置、所定レベルを超過する電荷を前記入力ゲート装
置から受けるための前記入力ゲート装置の電荷転
送可能近傍内の第２のゲート装置、所定レベルより低い電荷を前記入力ゲート装置
から受けるための前記入力ゲート装置の電荷転送
可能近傍内の第３のゲート装置、前記入力ゲートから受けたどのような前記超過
する電荷も受けるための前記第２のゲートの電荷
転送可能近傍内の第４のゲート装置、前記第４のゲート装置内の前記超過する電荷の
存在に直接応答し、これにより、前記第４のゲー
ト装置が前記第２のゲート装置によるどのような
前記超過する電荷の転送も検出したときは前記第
３のゲート装置内のどのような電荷の転送も禁止
する、前記第３のゲート装置および前記第４のゲ
ート装置の電荷転送可能近傍内の第５のゲート装
置、および前記第５のゲート装置が前記第４ゲート装置内
に前記超過する電荷が存在するために禁止され、
そして前記第３のゲート装置からの電荷の受入と
転送を阻止したときに続いて前記入力ゲート装置
から受けた前記所定レベルより低い前記電荷を受
けかつ転送するための前記第３のゲート装置の電
荷転送可能近傍内の第６のゲート装置からなり、前記第５及び第６のゲート装置の出力は、前記
入力ゲート装置における受けた電荷の存在、受け
た超過電荷、又は受けた電荷なしをそれぞれ表わ
す３対のデイジタル論理電圧信号の１つであるア
ナログ−デイジタル変換器。２電荷転送技術を用いた単一の集積回路チツプ
上のアナログ−デイジタル信号変換器であつて、電荷パケツトで表わされる入力アナログ信号を
受けるための入力ゲート装置、このような電荷パケツトを転送するために前記
入力ゲート装置に接続された転送ゲート装置を含
み、前記転送ゲート装置は、前記入力ゲート装置
と電荷パケツト転送関係にある第１及び第２の転
送ゲート装置を含み、前記第１の転送ゲート装置
は所定の電荷レベルの超過分を転送し、また前記
第２の転送ゲート装置は前記所定の電荷レベルの
又はそれより低い電荷を転送し、この電荷レベル
は印加される電圧レベルにより確立される空乏レ
ベルにより決定され、また、転送された電荷の存在、転送された超過
電荷、又は転送された電荷がないことを検出する
ために前記転送ゲート装置に結合される電荷セン
シング増幅器ゲート装置を含む出力ゲート装置を
含み、前記出力ゲート装置の出力はこれら３つの
状態を示す一対のデイジタル論理信号であり、前
記電荷センシング増幅器ゲート装置は、前記第第
１及び２の転送ゲールトと電荷パケツト転送関係
にあるマスタゲート及びスレーブゲートを含み、
前記マスタゲート及びスレーブゲートは他の印加
される電圧とは独立な外部から印加される電圧電
位をもち、前記マスタゲートは前記スレーブゲー
ト内の電位における電荷を含みこれにより前記マ
スタゲートが前記第１の転送ゲートによつて転送
された超過電荷を検出すると前記スレーブゲート
は前記第２の転送ゲートからの電荷の転送を阻止
するアナログ−デイジタル変換器。