JPH03179276A - 電荷検出回路 - Google Patents
電荷検出回路Info
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- JPH03179276A JPH03179276A JP31842189A JP31842189A JPH03179276A JP H03179276 A JPH03179276 A JP H03179276A JP 31842189 A JP31842189 A JP 31842189A JP 31842189 A JP31842189 A JP 31842189A JP H03179276 A JPH03179276 A JP H03179276A
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- signal
- detection circuit
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷検出回路に関し、特に、半導体集積回路の
出力回路として用いられる電荷検出回路に関するもので
ある。
出力回路として用いられる電荷検出回路に関するもので
ある。
半導体集積回路のうち電荷結合素子（以下「ＣＣＤＪと
いう）等には電荷−電圧変化を行なうフローティング・
デイフュージョン増幅器と呼ばれる電荷検出回路が用い
られている。
いう）等には電荷−電圧変化を行なうフローティング・
デイフュージョン増幅器と呼ばれる電荷検出回路が用い
られている。
第４図（ａ）は、このフローティング・デイフュージョ
ン増幅器がＣＯＤの出力回路に用いられた場合の断面構
造を示す説明図である。同図において、第１導電形の半
導体基板１の上の所定個所に、ＣＣＤの最終ゲート電極
２および電位障壁形成ゲート電極３が配置されている。
ン増幅器がＣＯＤの出力回路に用いられた場合の断面構
造を示す説明図である。同図において、第１導電形の半
導体基板１の上の所定個所に、ＣＣＤの最終ゲート電極
２および電位障壁形成ゲート電極３が配置されている。
ゲート電極２には電荷転送用の駆動クロックの１つφＨ
が印加され、ゲート電極３には直流電圧ＶＧＯが印加さ
れる。
が印加され、ゲート電極３には直流電圧ＶＧＯが印加さ
れる。
そして、ゲート電極３に隣接する領域に、ゲート電極４
と第２導電形の高濃度不純物領域５．６とからなるＭＯ
Ｓトランジスタが形成されている。
と第２導電形の高濃度不純物領域５．６とからなるＭＯ
Ｓトランジスタが形成されている。
このＭＯ３Ｉ−ランジスタのゲート電極４にはリセット
クロックφＲが印加され、このリセットクロックφＲを
ハイレベルにすることによりＭＯＳトランジスタがオン
する。また、不純物領域６にはリセット電源電圧ＶＲが
印加されている。
クロックφＲが印加され、このリセットクロックφＲを
ハイレベルにすることによりＭＯＳトランジスタがオン
する。また、不純物領域６にはリセット電源電圧ＶＲが
印加されている。
不純物領域５はフローティング・デイフュージョンと呼
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロワトランジスタＴｒＱのゲートと接続されている
。トランジスタＴｒＱのドレインにはソースフォロワ用
電源電圧ｖＯが印加される。また、このトランジスタＴ
ｒＯのソースは負荷抵抗ＲＯを介して接地されており、
ソースと負荷抵抗ＲＯとの接続点から信号ＤＯが出力さ
れる。
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロワトランジスタＴｒＱのゲートと接続されている
。トランジスタＴｒＱのドレインにはソースフォロワ用
電源電圧ｖＯが印加される。また、このトランジスタＴ
ｒＯのソースは負荷抵抗ＲＯを介して接地されており、
ソースと負荷抵抗ＲＯとの接続点から信号ＤＯが出力さ
れる。
次に、動作について説明する。第４図（ｂ）〜（ｄｌは
それぞれ第５図のクロックタイミングのｔ１〜ｔ３に相
当する時刻における第４図（ａｌの各部分のポテンシャ
ルを示す説明図である。
それぞれ第５図のクロックタイミングのｔ１〜ｔ３に相
当する時刻における第４図（ａｌの各部分のポテンシャ
ルを示す説明図である。
まず、第５図の時刻Ｂでは駆動クロックφＨ（第５図（
ａ））はハイレベルであり、ゲート電極２の下には第４
図（ｂ）に示すようにポテンシャル井戸が形成され、信
号電荷Ｑが蓄積されている。同時に、リセットクロック
φＲ（第５図（ｂ））がハイレベルとなっており、ゲー
ト電極４ならびに不純物領域５および６で構成されるＭ
ＯＳトランジスタはオン状態となり、不純物領域５およ
びそれにつながるトランジスタＴｒＯのゲートの各電圧
はリセット電源電圧ＶＲのレベルにリセットされている
。
ａ））はハイレベルであり、ゲート電極２の下には第４
図（ｂ）に示すようにポテンシャル井戸が形成され、信
号電荷Ｑが蓄積されている。同時に、リセットクロック
φＲ（第５図（ｂ））がハイレベルとなっており、ゲー
ト電極４ならびに不純物領域５および６で構成されるＭ
ＯＳトランジスタはオン状態となり、不純物領域５およ
びそれにつながるトランジスタＴｒＯのゲートの各電圧
はリセット電源電圧ＶＲのレベルにリセットされている
。
次に、第５図の時刻ｔ２ではリセットクロックφＲがロ
ーレベルとなり、ゲート電極４ならびに不純物領域５お
よび形成されるＭＯＳトランジスタはオフとなる（第４
図（Ｃ）参照）。リセットクロックφＲがハイレベルか
らローレベルへ変わるとき、ゲート電極４と不純物領域
５との容量結合により、不純物領域５の電位は低下する
。リセットクロ・ツクφＲがローレベルの期間中は不純
物領域５につながるノードはフローティングとなる。
ーレベルとなり、ゲート電極４ならびに不純物領域５お
よび形成されるＭＯＳトランジスタはオフとなる（第４
図（Ｃ）参照）。リセットクロックφＲがハイレベルか
らローレベルへ変わるとき、ゲート電極４と不純物領域
５との容量結合により、不純物領域５の電位は低下する
。リセットクロ・ツクφＲがローレベルの期間中は不純
物領域５につながるノードはフローティングとなる。
次に、第５図の時刻ｔ３において駆動クロフクφＨがロ
ーレベルになると、ゲート電極２の下のポテンシャル井
戸に蓄えられていた信号電荷Ｑが不純物領域５に読み出
され（第４図（ｄ）参照）、不純物領域５のノードの電
圧を変化させ、この電位の変化がソースフォロワ回路を
通して出力される。
ーレベルになると、ゲート電極２の下のポテンシャル井
戸に蓄えられていた信号電荷Ｑが不純物領域５に読み出
され（第４図（ｄ）参照）、不純物領域５のノードの電
圧を変化させ、この電位の変化がソースフォロワ回路を
通して出力される。
出力の大きさΔ■はフローティング・デイフュージョン
・ノードの容量をＣｙ Ｄ ％ソースフォロワの利得を
Ｇとすると、 ΔＶ＝＝Ｇ−Ｑ／ＣＦＤ・ ・ ・ ・ ・（１）とな
る。ソースフォロワの利得は通常０．７〜０．９程度と
ほとんど変化しないので、同じ信号量Ｑに対しΔ■を大
きくするためには容ＩＣＦゎを小さくする必要がある。
・ノードの容量をＣｙ Ｄ ％ソースフォロワの利得を
Ｇとすると、 ΔＶ＝＝Ｇ−Ｑ／ＣＦＤ・ ・ ・ ・ ・（１）とな
る。ソースフォロワの利得は通常０．７〜０．９程度と
ほとんど変化しないので、同じ信号量Ｑに対しΔ■を大
きくするためには容ＩＣＦゎを小さくする必要がある。
同じ信号ＩＱに対してΔＶが大きいほど電荷−電圧変換
利得が大きいわけで、Ｓ／Ｎ等の観点から有利となる。
利得が大きいわけで、Ｓ／Ｎ等の観点から有利となる。
一方、電荷検出回路で検出できる電荷最大量は、該信号
電荷が不純物領域５に蓄積されたときにも該領域の電位
がゲート電極３の下のチャネルポテンシャルを越えない
ような電位変化を与える信号量までであり、このように
容量ＣＦＤが検出できる電荷の最大量を決める。ＣＦＤ
を小さくして電荷−電圧変換利得を大きくしようとする
と、フローティング・デイフュージョン部分の電位変化
は大きくなるが、検出可能な最大電荷量は小さくなる。
電荷が不純物領域５に蓄積されたときにも該領域の電位
がゲート電極３の下のチャネルポテンシャルを越えない
ような電位変化を与える信号量までであり、このように
容量ＣＦＤが検出できる電荷の最大量を決める。ＣＦＤ
を小さくして電荷−電圧変換利得を大きくしようとする
と、フローティング・デイフュージョン部分の電位変化
は大きくなるが、検出可能な最大電荷量は小さくなる。
第６図は、ＣＯＤで電気的、光学的に発生した信号電荷
量Ｑとソース・フォロワトランジスタの出力の大きさΔ
Ｖとの関係を示すグラフである。
量Ｑとソース・フォロワトランジスタの出力の大きさΔ
Ｖとの関係を示すグラフである。
同図に示すように、ＱとΔＶとの関係はＣＣＤの設計と
ソース・フォロワトランジスタの回路系とで決まる出力
の飽和レベルＤｏ□８までリニアであるが、そのレベル
を越えると、入力Ｑに対して出力ΔＶは飽和状態となり
、出力レベルは一定となる。ここで、容Ｉ Ｃｒ ｎを
小さくして第６図のＳａからｓｂに示すように人力の電
荷ＩＱに対する出力の大きさΔＶを大きくし、電荷−電
圧変換利得を大きくすると、最大電荷量はＱ ａ 、、
、からＱｂ ｍａｙまで低下し、バックグランドに重畳
された小さな信号電荷ｑｓは検出できなくなってしまう
という問題点があった。
ソース・フォロワトランジスタの回路系とで決まる出力
の飽和レベルＤｏ□８までリニアであるが、そのレベル
を越えると、入力Ｑに対して出力ΔＶは飽和状態となり
、出力レベルは一定となる。ここで、容Ｉ Ｃｒ ｎを
小さくして第６図のＳａからｓｂに示すように人力の電
荷ＩＱに対する出力の大きさΔＶを大きくし、電荷−電
圧変換利得を大きくすると、最大電荷量はＱ ａ 、、
、からＱｂ ｍａｙまで低下し、バックグランドに重畳
された小さな信号電荷ｑｓは検出できなくなってしまう
という問題点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、電荷−電圧変換利得を大きくし
ても、検出できる最大電荷量が小さくならない電荷検出
回路の駆動方法を提供することにある。
の目的とするところは、電荷−電圧変換利得を大きくし
ても、検出できる最大電荷量が小さくならない電荷検出
回路の駆動方法を提供することにある。
このような目的を遠戚するために本発明は、信号検出用
の第２導電形の不純物領域を有するノードの複数個をＭ
ＯＳトランジスタを介して直列に接続し、各々の第２導
電形の不純物領域にソースフォロワを接続するようにし
たものである。
の第２導電形の不純物領域を有するノードの複数個をＭ
ＯＳトランジスタを介して直列に接続し、各々の第２導
電形の不純物領域にソースフォロワを接続するようにし
たものである。
本発明による電荷検出回路は、まず第１のフローティン
グ・デイフュージョンで電荷を検出し、第１のフローテ
ィング・デイフュージョンが飽和してオーバーフローし
た場合にはオーバーフローした分を第２のフローティン
グ・デイフュージョンで検出し、さらに順次オーバーフ
ローした分を次々に接続したフローティング・デイフュ
ージョンで検出することにより、感度を高く保ったまま
最大電荷量を大きくできる。
グ・デイフュージョンで電荷を検出し、第１のフローテ
ィング・デイフュージョンが飽和してオーバーフローし
た場合にはオーバーフローした分を第２のフローティン
グ・デイフュージョンで検出し、さらに順次オーバーフ
ローした分を次々に接続したフローティング・デイフュ
ージョンで検出することにより、感度を高く保ったまま
最大電荷量を大きくできる。
以下、本発明による電荷検出回路の一実施例を図を用い
て説明する。
て説明する。
第１図は本発明による電荷検出回路の一実施例を示す説
明図である。第１図（ａ）において、符号１〜３および
６は第４図と同様である。４１は第１のフローティング
・デイフュージョンをリセットする第１のリセット・ト
ランジスタのゲート電極であり、ゲート電極４１は第１
と第２のフローティング・デイフュージョン５１と５２
の間にポテンシャルのバリアを形成する。４２は第２の
フローティング・デイフュージョン５２をリセットする
第２のリセット・トランジスタのゲート電極である。フ
ローティング・デイフュージョン５１゜５２は共に第２
導電形の不純物領域である。Ｔｒｏｌ、Ｔｒ０２は第１
．第２のフローティング・デイフュージョン５１．５２
に接続されるソースフォロワのトランジスタ、ＲＯｌ、
ＲＯ２は第１、第２のソースフォロワの負荷抵抗、ＤＯ
Ｉ、Ｃ０２は第１．第２のソースフォロワの出力信号、
ｖＯはソースフォロワ用共通電源電圧である。
明図である。第１図（ａ）において、符号１〜３および
６は第４図と同様である。４１は第１のフローティング
・デイフュージョンをリセットする第１のリセット・ト
ランジスタのゲート電極であり、ゲート電極４１は第１
と第２のフローティング・デイフュージョン５１と５２
の間にポテンシャルのバリアを形成する。４２は第２の
フローティング・デイフュージョン５２をリセットする
第２のリセット・トランジスタのゲート電極である。フ
ローティング・デイフュージョン５１゜５２は共に第２
導電形の不純物領域である。Ｔｒｏｌ、Ｔｒ０２は第１
．第２のフローティング・デイフュージョン５１．５２
に接続されるソースフォロワのトランジスタ、ＲＯｌ、
ＲＯ２は第１、第２のソースフォロワの負荷抵抗、ＤＯ
Ｉ、Ｃ０２は第１．第２のソースフォロワの出力信号、
ｖＯはソースフォロワ用共通電源電圧である。
次に、第１図（ａｌの電荷検出回路の動作について説明
する。第２図は第１図（ａ）の電荷検出回路の動作を説
明するクロックタイミングを示すタイミング図である。
する。第２図は第１図（ａ）の電荷検出回路の動作を説
明するクロックタイミングを示すタイミング図である。
第１図（ｂ）は第２図の時刻ｔ１におけるポテンシャル
を示す説明図、第１図（Ｃ１，＋ｄｌは第２図の時刻ｔ
２における信号量の少ない場合と信号量の多い場合のポ
テンシャルを示す説明図である。時刻ｔ１ではリセット
・クロックφＲ１とφＲ２（第２図（ｂ）、 （Ｃ１）
は共にｒＨＪレベル（ＶＲＩＨ，ＶＲ２Ｈ）であり、フ
ローティング・デイフュージョン５１．５２は第２およ
び第１のリセットトランジスタを通して電圧ＶＲのレベ
ルにリセットされている。時刻ｔ２ではφＲ１，φＲ２
がｒ ＬＪ レヘＢｖ （ＶＲＩ Ｌ、 ＶＲ２Ｌ）
となり、ＣＯＤ最終ゲート・クロックφＨ（第２図（ａ
））が「Ｌ」レベルとなるので、信号電荷Ｑが電荷検出
回路に転送されてくる（第１図（Ｃ１，（ｄ）参照）。
を示す説明図、第１図（Ｃ１，＋ｄｌは第２図の時刻ｔ
２における信号量の少ない場合と信号量の多い場合のポ
テンシャルを示す説明図である。時刻ｔ１ではリセット
・クロックφＲ１とφＲ２（第２図（ｂ）、 （Ｃ１）
は共にｒＨＪレベル（ＶＲＩＨ，ＶＲ２Ｈ）であり、フ
ローティング・デイフュージョン５１．５２は第２およ
び第１のリセットトランジスタを通して電圧ＶＲのレベ
ルにリセットされている。時刻ｔ２ではφＲ１，φＲ２
がｒ ＬＪ レヘＢｖ （ＶＲＩ Ｌ、 ＶＲ２Ｌ）
となり、ＣＯＤ最終ゲート・クロックφＨ（第２図（ａ
））が「Ｌ」レベルとなるので、信号電荷Ｑが電荷検出
回路に転送されてくる（第１図（Ｃ１，（ｄ）参照）。
このときゲート電極４１の下のポテンシャルはゲート電
極３の下のポテンシャルより深くなるようにＶＲＩＬを
決めておく。信号量が小さい時は第１図（Ｃ１に示すよ
うに信号電荷Ｑは第１のフローティング・デイフュージ
ョン５１のみで検出される。
極３の下のポテンシャルより深くなるようにＶＲＩＬを
決めておく。信号量が小さい時は第１図（Ｃ１に示すよ
うに信号電荷Ｑは第１のフローティング・デイフュージ
ョン５１のみで検出される。
信号量が大きくなって第１のフローティング・デイフュ
ージョンがオーバーフローするようになると、第１図（
ｄ）に示すように、オーバーフローした電荷Ｑ２が第２
のフローティング・デイフュージョンで検出される。こ
の場合、第１のフローティング・デイフュージョンで検
出されたＱｌと第２のフローティング・デイフュージョ
ンで検出されたＣ２との和が全信号Ｉ＃Ｑとなる。
ージョンがオーバーフローするようになると、第１図（
ｄ）に示すように、オーバーフローした電荷Ｑ２が第２
のフローティング・デイフュージョンで検出される。こ
の場合、第１のフローティング・デイフュージョンで検
出されたＱｌと第２のフローティング・デイフュージョ
ンで検出されたＣ２との和が全信号Ｉ＃Ｑとなる。
この電荷検出回路における伝達特性は第３図のようにな
る。第３図で、Ｄｏｌ（第２図（ｄ））は第１のソース
フォロワの出力信号、ＤＯ２（第２図（ｅ））は第２の
ソースフォロワの出力信号である。
る。第３図で、Ｄｏｌ（第２図（ｄ））は第１のソース
フォロワの出力信号、ＤＯ２（第２図（ｅ））は第２の
ソースフォロワの出力信号である。
なお、上記実施例ではフローティング・デイフュージョ
ンが２つの場合について説明したが、さらに多数のフロ
ーティング・デイフュージョンを持ったものも可能であ
る。
ンが２つの場合について説明したが、さらに多数のフロ
ーティング・デイフュージョンを持ったものも可能であ
る。
また、上記実施例ではｎ形チャネルを用いた場合を説明
したが、ｐ形チャネルでも同様な構成を実現できる。
したが、ｐ形チャネルでも同様な構成を実現できる。
さらに、上記実施例ではソースフォロワが１段で負荷に
抵抗を用いたものを示したが、ソースフォロワは多段で
あってもよく、負荷はトランジスタであってもよい。
抵抗を用いたものを示したが、ソースフォロワは多段で
あってもよく、負荷はトランジスタであってもよい。
さらに、上記実施例ではｌ導電形の半導体装置上に設け
た回路について説明したが、ウェル構造を持っていても
よい。
た回路について説明したが、ウェル構造を持っていても
よい。
以上説明したように本発明は、直列に接続した複数のフ
ローティング・デイフュージョンで電荷を検出するよう
にしたことにより、電荷検出回路の感度を高く保ったま
ま、大きな最大信号量が得られる効果がある。
ローティング・デイフュージョンで電荷を検出するよう
にしたことにより、電荷検出回路の感度を高く保ったま
ま、大きな最大信号量が得られる効果がある。
第１図は本発明による電荷検出回路の一実施例およびそ
の実施例の各部分のポテンシャルを示す説明図、第２図
は第１図（ａ）の電荷検出回路の駆動クロックタイミン
グを示すタイミング図、第３図は第１図（ａｌの電荷検
出回路における信号電荷量と出力電圧との関係を示すグ
ラフ、第４図は従来の電荷検出回路およびその回路の各
部分のポテンシャルを示す説明図、第５図は第４図（ａ
）の電荷検出回路の駆動クロックタイミングを示すタイ
ミング図、第６図は電荷検出回路における信号電荷量と
出力電圧との関係を示すグラフである。 １・・・半導体基板、２・・・ＣＣＤ最終ゲート電極、
３・・・電位障壁形成ゲート電極、６・・・不純物領域
、４１．４２・・・ゲート電極、５１．５２・・・フロ
ーティング・デイフュージョン、Ｔｒｏｌ、Ｔｒ０２・
・・トランジスタ、ＲＯｌ、ＲＯ２・・・負荷抵抗。
の実施例の各部分のポテンシャルを示す説明図、第２図
は第１図（ａ）の電荷検出回路の駆動クロックタイミン
グを示すタイミング図、第３図は第１図（ａｌの電荷検
出回路における信号電荷量と出力電圧との関係を示すグ
ラフ、第４図は従来の電荷検出回路およびその回路の各
部分のポテンシャルを示す説明図、第５図は第４図（ａ
）の電荷検出回路の駆動クロックタイミングを示すタイ
ミング図、第６図は電荷検出回路における信号電荷量と
出力電圧との関係を示すグラフである。 １・・・半導体基板、２・・・ＣＣＤ最終ゲート電極、
３・・・電位障壁形成ゲート電極、６・・・不純物領域
、４１．４２・・・ゲート電極、５１．５２・・・フロ
ーティング・デイフュージョン、Ｔｒｏｌ、Ｔｒ０２・
・・トランジスタ、ＲＯｌ、ＲＯ２・・・負荷抵抗。
Claims (1)
- 第１導電形の半導体基板上に形成したＣＣＤからの信号
電荷を検出する電荷検出回路において、信号検出用の第
２導電形の不純物領域を有するノードの複数個をＭＯＳ
トランジスタを介して直列に接続し、各々の第２導電形
の不純物領域にソースフォロワを接続し、前記直列に接
続したノードの電位が飽和レベルに達すると、次段のノ
ードへ信号を転送することを特徴とする電荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31842189A JPH03179276A (ja) | 1989-12-06 | 1989-12-06 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31842189A JPH03179276A (ja) | 1989-12-06 | 1989-12-06 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179276A true JPH03179276A (ja) | 1991-08-05 |
Family
ID=18098966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31842189A Pending JPH03179276A (ja) | 1989-12-06 | 1989-12-06 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5317134B2 (ja) * | 2008-06-09 | 2013-10-16 | 国立大学法人豊橋技術科学大学 | 分光装置及びその駆動方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118174A (ja) * | 1984-07-04 | 1986-01-27 | Toshiba Corp | 電荷検出回路 |
| JPS61187367A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | 電荷結合素子の出力回路 |
| JPS62245670A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 電荷転送素子およびその駆動方法 |
-
1989
- 1989-12-06 JP JP31842189A patent/JPH03179276A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118174A (ja) * | 1984-07-04 | 1986-01-27 | Toshiba Corp | 電荷検出回路 |
| JPS61187367A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | 電荷結合素子の出力回路 |
| JPS62245670A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 電荷転送素子およびその駆動方法 |
Cited By (1)
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|---|---|---|---|---|
| JP5317134B2 (ja) * | 2008-06-09 | 2013-10-16 | 国立大学法人豊橋技術科学大学 | 分光装置及びその駆動方法 |
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