JPS6237912B2 - - Google Patents
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- Publication number
- JPS6237912B2 JPS6237912B2 JP17604781A JP17604781A JPS6237912B2 JP S6237912 B2 JPS6237912 B2 JP S6237912B2 JP 17604781 A JP17604781 A JP 17604781A JP 17604781 A JP17604781 A JP 17604781A JP S6237912 B2 JPS6237912 B2 JP S6237912B2
- Authority
- JP
- Japan
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- layer
- groove
- type
- refractive index
- ingaasp
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005253 cladding Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000012010 growth Effects 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/223—Buried stripe structure
- H01S5/2232—Buried stripe structure with inner confining structure between the active layer and the lower electrode
Landscapes
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は半導体レーザの製造方法に関する。
基本横モード発振を可能とした半導体レーザに
は種々の型式があるが、その１つに電流狭窄平凸
型レーザがある。
は種々の型式があるが、その１つに電流狭窄平凸
型レーザがある。
第１図にｎ型基板を用いたInP―InGaAsP電流
狭窄平凸型レーザの例を示す。上記素子は、スト
ライプ状の溝を形成したｎ型InP基板１上に屈折
率が基板より大きく活性層より小さくなるように
組成を選んだｎ型InGaAsPガイド層２を形成す
ることにより、溝領域と溝領域外の基板表面を平
坦とし、さらに上記ガイド層上に、InGaAsP活
性層３、ｐ型InPクラツド層４、ｎ型InP層５を
形成したのち、上記ｎ型InP層５を溝領域上部の
みエツチングにより除き、しかるのちｐ型InP型
InP層６及びｐ型InGaAsPキヤツプ層７を形成し
た構造を有していた。
狭窄平凸型レーザの例を示す。上記素子は、スト
ライプ状の溝を形成したｎ型InP基板１上に屈折
率が基板より大きく活性層より小さくなるように
組成を選んだｎ型InGaAsPガイド層２を形成す
ることにより、溝領域と溝領域外の基板表面を平
坦とし、さらに上記ガイド層上に、InGaAsP活
性層３、ｐ型InPクラツド層４、ｎ型InP層５を
形成したのち、上記ｎ型InP層５を溝領域上部の
みエツチングにより除き、しかるのちｐ型InP型
InP層６及びｐ型InGaAsPキヤツプ層７を形成し
た構造を有していた。
上記素子においてＰ型InGaAsPキヤツプ層７
に注入された電流はｐ型InP層６、ｐ型InPクラ
ツド層４、InGaAsP活性層３、及びｎ型
InGaAsPガイド層２を経てｎ型InP基板１中に流
れ、ｎ型InP層５は電流狭窄の役目を果たしてい
る。また、ｎ型InGaAsPガイド層２は、溝上部
の活性層発光領域に接する部分の方が溝領域外上
部の活性層非発光領域に接する部分より厚くなつ
ている為、InGaAsP活性層３のうち溝上部の発
光領域の方が非発光領域より等価屈折率が高くな
り、これにより基本横モード発振を可能としてい
る。
に注入された電流はｐ型InP層６、ｐ型InPクラ
ツド層４、InGaAsP活性層３、及びｎ型
InGaAsPガイド層２を経てｎ型InP基板１中に流
れ、ｎ型InP層５は電流狭窄の役目を果たしてい
る。また、ｎ型InGaAsPガイド層２は、溝上部
の活性層発光領域に接する部分の方が溝領域外上
部の活性層非発光領域に接する部分より厚くなつ
ている為、InGaAsP活性層３のうち溝上部の発
光領域の方が非発光領域より等価屈折率が高くな
り、これにより基本横モード発振を可能としてい
る。
しかし、上記素子は、その製作において２回の
結晶成長工程を必要とし、すなわち第１回目の結
晶成長においてｎ型InGaAsPガイド層２、
InGaAsP活性層３、ｐ型InPクラツド層４、ｎ型
InP層５を形成し、２回目の成長で、ｐ型InP層
６、ｐ型InGaAsPキヤツプ層７を形成してい
た。ここで２回の結晶成長を必要とすることは、
第１図に示すｎ型InP５のような電流狭窄を目的
として形成した層に電流通路を設ける為のエツチ
ング工程を必要とすることに起因していた。以上
の事により従来素子は多くの製造工程が必要とな
りこれが従来素子の欠点であつた。
結晶成長工程を必要とし、すなわち第１回目の結
晶成長においてｎ型InGaAsPガイド層２、
InGaAsP活性層３、ｐ型InPクラツド層４、ｎ型
InP層５を形成し、２回目の成長で、ｐ型InP層
６、ｐ型InGaAsPキヤツプ層７を形成してい
た。ここで２回の結晶成長を必要とすることは、
第１図に示すｎ型InP５のような電流狭窄を目的
として形成した層に電流通路を設ける為のエツチ
ング工程を必要とすることに起因していた。以上
の事により従来素子は多くの製造工程が必要とな
りこれが従来素子の欠点であつた。
このため、従来素子と同等の特性を有し、かつ
より少ない製造工程で製作できる構造の素子、す
なわち、第１図に示すｎ型InP層５のような電流
狭窄を目的として形成した電流ブロツキング層を
形成しても、電流通路を設ける為のエツチング工
程を必要としない構造の素子の実現が要求され
た。
より少ない製造工程で製作できる構造の素子、す
なわち、第１図に示すｎ型InP層５のような電流
狭窄を目的として形成した電流ブロツキング層を
形成しても、電流通路を設ける為のエツチング工
程を必要としない構造の素子の実現が要求され
た。
本発明の目的は、従来素子の欠点を改善し、従
来素子と同等の特性を有し、かつ、従来素子より
少ない製造工程で製作可能な構造の素子、すなわ
ち、１回の結晶成長で製作可能な構造の素子を実
現することにある。
来素子と同等の特性を有し、かつ、従来素子より
少ない製造工程で製作可能な構造の素子、すなわ
ち、１回の結晶成長で製作可能な構造の素子を実
現することにある。
本発明によれば、半導体基板に形成されたスト
ライプ状の溝側面の一部がストライプ状に露出さ
れて残るように溝中及び溝外の基板表面に上記半
導体基板と反対の導電型を有するクラツド層が形
成され、さらに露出されて残つている半導体基板
の溝側面と接触し、かつ基板表面全体が平坦とな
るように上記半導体基板と同じ導電型を有し、か
つ活性層より小さく、クラツド層より大きい屈折
率を有するガイド層が溝中及び溝外に形成され、
さらに活性層、クラツド層、キヤツプ層が順次基
板全面に形成された構造とすることにより、本発
明の目的を実現することが可能となる。
ライプ状の溝側面の一部がストライプ状に露出さ
れて残るように溝中及び溝外の基板表面に上記半
導体基板と反対の導電型を有するクラツド層が形
成され、さらに露出されて残つている半導体基板
の溝側面と接触し、かつ基板表面全体が平坦とな
るように上記半導体基板と同じ導電型を有し、か
つ活性層より小さく、クラツド層より大きい屈折
率を有するガイド層が溝中及び溝外に形成され、
さらに活性層、クラツド層、キヤツプ層が順次基
板全面に形成された構造とすることにより、本発
明の目的を実現することが可能となる。
以下図面にしたがつて本発明を説明する。
第２図に本発明のｎ型基板を用いたInP―
InGaAsPレーザの例を示す。第２図においてｎ
型InP基板１に形成された溝のうちの基板内部側
の一部と、溝領域外の基板上にｐ型InPクラツド
層５が形成されているが溝側面のうちの基板表面
側の一部とは接触していない。そしてｐ型InPク
ラツド層５が接触していない溝側面にはｎ型
InGaAsPガイド層２が接しており、かつ上記ガ
イド層２は溝上方と溝領域外上方の上記ガイド層
の表面が平坦となるように形成され、さらに
InGaAsP活性層３、ｐ型InPクラツド層４及びｐ
型InGaAsPキヤツプ層７が順次形成されてい
る。したがつて上記素子において、ｐ型
InGaAsPキヤツプ層７に注入された電流はｐ型
InPクラツド層４、InGaAsP活性層３、ｎ型
InGaAsPガイド層２を経て、ｎ型InP基板１の溝
側面のうち、ｎ型InGaAsPガイド層２と接触し
ている部分より、ｎ型InP基板１中へ流れること
になる。そしてInGaAsP活性層３のうち、溝領
域上方の部分が発光領域となる。
InGaAsPレーザの例を示す。第２図においてｎ
型InP基板１に形成された溝のうちの基板内部側
の一部と、溝領域外の基板上にｐ型InPクラツド
層５が形成されているが溝側面のうちの基板表面
側の一部とは接触していない。そしてｐ型InPク
ラツド層５が接触していない溝側面にはｎ型
InGaAsPガイド層２が接しており、かつ上記ガ
イド層２は溝上方と溝領域外上方の上記ガイド層
の表面が平坦となるように形成され、さらに
InGaAsP活性層３、ｐ型InPクラツド層４及びｐ
型InGaAsPキヤツプ層７が順次形成されてい
る。したがつて上記素子において、ｐ型
InGaAsPキヤツプ層７に注入された電流はｐ型
InPクラツド層４、InGaAsP活性層３、ｎ型
InGaAsPガイド層２を経て、ｎ型InP基板１の溝
側面のうち、ｎ型InGaAsPガイド層２と接触し
ている部分より、ｎ型InP基板１中へ流れること
になる。そしてInGaAsP活性層３のうち、溝領
域上方の部分が発光領域となる。
また、ｎ型InGaAsPガイド層２はその屈折率
が、InGaAsP活性層３の屈折率より小さく、InP
クラツド層５の屈折率より大きくなるように組成
が選ばれており、また、上記ガイド層２は溝領域
と溝領域外上方の上記ガイド層の表面が平坦とな
るように形成されている為、溝領域の方が、溝領
域外よりも層厚が厚くなつている。このことよ
り、InGaAsP活性層４の等価屈折率は溝領域上
方の方が溝領域外上方よりも大きくなつており、
安定な基本横モード発振を可能としている。
が、InGaAsP活性層３の屈折率より小さく、InP
クラツド層５の屈折率より大きくなるように組成
が選ばれており、また、上記ガイド層２は溝領域
と溝領域外上方の上記ガイド層の表面が平坦とな
るように形成されている為、溝領域の方が、溝領
域外よりも層厚が厚くなつている。このことよ
り、InGaAsP活性層４の等価屈折率は溝領域上
方の方が溝領域外上方よりも大きくなつており、
安定な基本横モード発振を可能としている。
以上のことにより本発明の素子は従来素子と同
様、電流阻止層を設けることにより活性層の発光
領域外に流れる電流を少なくすることができ、か
つ、安定な基本横モード発振が可能な構造となつ
ている。
様、電流阻止層を設けることにより活性層の発光
領域外に流れる電流を少なくすることができ、か
つ、安定な基本横モード発振が可能な構造となつ
ている。
一方第２図に示すｐ型InPクラツド層５を形成
しても上記のごとく電流はｎ型InP基板１の溝側
面のうちｐ型InPクラツド層５が接触していない
部分より流れることができる為、従来素子のよう
に電流阻止層を形成したのち、電流を流す通路を
作る為に電流阻止層の一部をエツチングする必要
がない。このことより、従来は電流阻止層エツチ
ングの為、素子製作には２回の結晶成長を必要と
したが本発明の素子は１回の結晶成長で素子の製
作が可能であり、本発明の構造の素子は従来素子
より少ない製作工程で製作が可能である。
しても上記のごとく電流はｎ型InP基板１の溝側
面のうちｐ型InPクラツド層５が接触していない
部分より流れることができる為、従来素子のよう
に電流阻止層を形成したのち、電流を流す通路を
作る為に電流阻止層の一部をエツチングする必要
がない。このことより、従来は電流阻止層エツチ
ングの為、素子製作には２回の結晶成長を必要と
したが本発明の素子は１回の結晶成長で素子の製
作が可能であり、本発明の構造の素子は従来素子
より少ない製作工程で製作が可能である。
本発明の実施例は図２に示すｎ型基板を用いた
InP―InGaAsPレーザの例であり、幅４μｍ深さ
２μｍの溝を形成したｎ型InP基板１上にｐ型
InPクラツド層５が溝領域には深さ1.5μｍ、溝領
域外には厚さ１μｍ形成され、さらに溝領域外に
おいて厚さ0.6μｍとなるように、ｎ型InGaAsP
ガイド層２が、その表面が平坦となるように形成
され、さらに全面に厚さ0.2μｍのInGaAsP活性
層３、厚さ２μｍのｐ型InPクラツド層４及び厚
さ１μｍのｎ型InGaAsPキヤツプ層７が形成さ
れた構造である。
InP―InGaAsPレーザの例であり、幅４μｍ深さ
２μｍの溝を形成したｎ型InP基板１上にｐ型
InPクラツド層５が溝領域には深さ1.5μｍ、溝領
域外には厚さ１μｍ形成され、さらに溝領域外に
おいて厚さ0.6μｍとなるように、ｎ型InGaAsP
ガイド層２が、その表面が平坦となるように形成
され、さらに全面に厚さ0.2μｍのInGaAsP活性
層３、厚さ２μｍのｐ型InPクラツド層４及び厚
さ１μｍのｎ型InGaAsPキヤツプ層７が形成さ
れた構造である。
上記素子は、従来の電流狭窄平凸型レーザと同
様の特性を有するが従来素子より少ない製作工程
で製作が可能となつた。
様の特性を有するが従来素子より少ない製作工程
で製作が可能となつた。
以上、本発明はｎ型基板を用いたInP―
InGaAsPレーザについて述べたが、ｐ型基板を
用いてもよい。
InGaAsPレーザについて述べたが、ｐ型基板を
用いてもよい。
また、GaAs―GaAlAsレーザについても同様
の効果が得られる。例えばｐ型基板を用いた
GaAlAsレーザの場合、第２図の各記号は次のよ
うになる。１はｐ型GaAs基板、２はｐ型
GaAlAsガイド層、３はGaAlAs活性層、４はｎ
型GaAlAsクラツド層、５はｎ型GaAlAsクラツ
ド層、７はｎ型GaAlAsキヤツプ層となる。
の効果が得られる。例えばｐ型基板を用いた
GaAlAsレーザの場合、第２図の各記号は次のよ
うになる。１はｐ型GaAs基板、２はｐ型
GaAlAsガイド層、３はGaAlAs活性層、４はｎ
型GaAlAsクラツド層、５はｎ型GaAlAsクラツ
ド層、７はｎ型GaAlAsキヤツプ層となる。
第１図は従来の電流狭窄平凸型レーザの断面
図。第２図は本発明のレーザの断面図。 各図において、１は半導体基板、２はガイド
層、３は活性層、４はクラツド層、５は電流阻止
を目的としたクラツド層、６はクラツド層、７は
キヤツプ層である。
図。第２図は本発明のレーザの断面図。 各図において、１は半導体基板、２はガイド
層、３は活性層、４はクラツド層、５は電流阻止
を目的としたクラツド層、６はクラツド層、７は
キヤツプ層である。
Claims (1)
- １ 半導体基板にストライプ状の溝を形成する工
程と、該溝の側面の一部が露出されて残るように
溝中及び溝外の基板表面に上記半導体基板と反対
の導電型を有する第１のクラツド層を形成する工
程と、さらに前記露出されて残つている溝側面と
接触し、かつ、表面全域が平担となるように、前
記半導体基板と同じ導電型を有しかつ前記第１の
クラツド層の屈折率よりも大きな屈折率を有する
ガイド層を溝領域及び溝領域外に形成する工程
と、前記ガイド層上に前記ガイド層の屈折率より
も大きい屈折率を有する活性層を形成する工程
と、前記活性層上に前記ガイド層と同一導電型を
有しかつ前記活性層の屈折率より小さい屈折率を
有する第２のクラツド層を形成する工程とを有し
て前記活性層の発光領域が発光領域外より等価屈
折率が大きくなるように前記活性層の発光領域に
接するガイド層を発光領域外に接する部分より層
厚が厚くなるように形成したことを特徴とする半
導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17604781A JPS5877275A (ja) | 1981-11-02 | 1981-11-02 | 半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17604781A JPS5877275A (ja) | 1981-11-02 | 1981-11-02 | 半導体レ−ザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877275A JPS5877275A (ja) | 1983-05-10 |
| JPS6237912B2 true JPS6237912B2 (ja) | 1987-08-14 |
Family
ID=16006784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17604781A Granted JPS5877275A (ja) | 1981-11-02 | 1981-11-02 | 半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877275A (ja) |
-
1981
- 1981-11-02 JP JP17604781A patent/JPS5877275A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877275A (ja) | 1983-05-10 |
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