JPS6238028A - アナログ／デジタル変換回路 - Google Patents
アナログ／デジタル変換回路Info
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- JPS6238028A JPS6238028A JP17788985A JP17788985A JPS6238028A JP S6238028 A JPS6238028 A JP S6238028A JP 17788985 A JP17788985 A JP 17788985A JP 17788985 A JP17788985 A JP 17788985A JP S6238028 A JPS6238028 A JP S6238028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、アナログ信号をその信号レベルに応じて増幅
しデジタル信号に変換するアナログ／デジタル変換回路
に関するものである。
しデジタル信号に変換するアナログ／デジタル変換回路
に関するものである。
第４図は従来のアナログ／デジタル変換回路を示す図、
第５図及び第６図は第１図に示すアナログ／デジタル変
換回路の動作を説明するためのタイムチャートである。
第５図及び第６図は第１図に示すアナログ／デジタル変
換回路の動作を説明するためのタイムチャートである。
第４図において、２１と２４はスイッチ、２２はサンプ
ルホールド回路、２３はＡ／Ｄコンバータ、２５は乗算
器、２６は増ｆＰＦＡ器、２７はコンパレータ、２８と
３０はＦＦ（フリツブフロップ）回路、２９はモノマル
チを示す。
ルホールド回路、２３はＡ／Ｄコンバータ、２５は乗算
器、２６は増ｆＰＦＡ器、２７はコンパレータ、２８と
３０はＦＦ（フリツブフロップ）回路、２９はモノマル
チを示す。
入力アナログ信号■、をデジタル信号に変換する場合、
第４図に示す回路では、人力アナログ信号ＶＩＮが通常
の信号レベルであれば、スタート・パルスが発生すると
第５図（ａｌに示すようにスイッチ（アナログ・スイッ
チ）２１及びスイッチ（デジタル・スイッチ）２４で「
×１」ポジションをセレクトし、アナログ信号をサンプ
ルホールド回路２２にホールドし、これをＡ／Ｄコンバ
ータ２３でデジタル信号に変換している。しかし、入力
アナログ信号■ＩＮのレベルをコンパレーク２７により
判定し、入力アナログ信号ＶＩＮのレベルが低い場合に
は、Ａ／Ｄコンバータ２３のグイナミソク・レンジを拡
大するために、第５図山）に示すようにＦＦ回路２８の
出力によりスイッチ２１及びスイッチ２４の］×ｎ」ポ
ジションをセレク）・シて増幅器２６により増幅したア
ナログ信号をデジタル信号に変換し、このデジタル信号
を乗算器２５で１ ／ ｎにしている。
第４図に示す回路では、人力アナログ信号ＶＩＮが通常
の信号レベルであれば、スタート・パルスが発生すると
第５図（ａｌに示すようにスイッチ（アナログ・スイッ
チ）２１及びスイッチ（デジタル・スイッチ）２４で「
×１」ポジションをセレクトし、アナログ信号をサンプ
ルホールド回路２２にホールドし、これをＡ／Ｄコンバ
ータ２３でデジタル信号に変換している。しかし、入力
アナログ信号■ＩＮのレベルをコンパレーク２７により
判定し、入力アナログ信号ＶＩＮのレベルが低い場合に
は、Ａ／Ｄコンバータ２３のグイナミソク・レンジを拡
大するために、第５図山）に示すようにＦＦ回路２８の
出力によりスイッチ２１及びスイッチ２４の］×ｎ」ポ
ジションをセレク）・シて増幅器２６により増幅したア
ナログ信号をデジタル信号に変換し、このデジタル信号
を乗算器２５で１ ／ ｎにしている。
しかし、上記の方法は、■サンプリング・スタート・パ
ルスが発生するとスイッチ２１をセレクトし、その後サ
ンプルホールド回路２２のサンプリング時間を経過して
からアナログ信号をデータ・ホールドするため、スター
ト時点のアナログ信号と、実際にデジタル変換された信
号との間にサンプリング時間分の時間的ずれが生しる。
ルスが発生するとスイッチ２１をセレクトし、その後サ
ンプルホールド回路２２のサンプリング時間を経過して
からアナログ信号をデータ・ホールドするため、スター
ト時点のアナログ信号と、実際にデジタル変換された信
号との間にサンプリング時間分の時間的ずれが生しる。
さらに、■スイッチ２１が「×ｎ」ポジションの方にセ
レクトされている場合、コンパレータ２７の出力信号を
ＦＦ回路２８にラッチするタイミングに比べて、サンプ
ルホールド回路２２でホールドするり・イミノジの方が
モノマルチ２９による遅延時間分だけ遅いため、その間
にアナログ信号が変化してＡ／Ｄコンバータ２３の入力
電圧がフルスケール電圧を越えてしまうことがある。即
ち、第６図のタイムチャートに示すようにサンプルホー
ルド回路２２でホールドする電圧ＶＩＮが大きくなって
しまい（ＶＩＮ＞Ｖ＊ｉｒ ） 、ｎ倍に増幅されたア
ナログ信号がＡ／Ｄコンバータ２３のフルスケールを越
えてしまうことになる。
レクトされている場合、コンパレータ２７の出力信号を
ＦＦ回路２８にラッチするタイミングに比べて、サンプ
ルホールド回路２２でホールドするり・イミノジの方が
モノマルチ２９による遅延時間分だけ遅いため、その間
にアナログ信号が変化してＡ／Ｄコンバータ２３の入力
電圧がフルスケール電圧を越えてしまうことがある。即
ち、第６図のタイムチャートに示すようにサンプルホー
ルド回路２２でホールドする電圧ＶＩＮが大きくなって
しまい（ＶＩＮ＞Ｖ＊ｉｒ ） 、ｎ倍に増幅されたア
ナログ信号がＡ／Ｄコンバータ２３のフルスケールを越
えてしまうことになる。
本発明は、上記の問題点を解決するものであって、アナ
ログ信号の大きさに応じて正確にホールドでき、Ａ／Ｄ
コンバータ２３のフルスケールを越えることのないアナ
ログ／デジタル変換回路を提供することを目的とするも
のである。
ログ信号の大きさに応じて正確にホールドでき、Ａ／Ｄ
コンバータ２３のフルスケールを越えることのないアナ
ログ／デジタル変換回路を提供することを目的とするも
のである。
そのために本発明のアナログ／デジタル変換回路は、人
力アナログ信号を所定の倍率で増幅する増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段、該サンプルホールド手段の出力
を選択する選択手段、及び前記信号レベルを判別するレ
ベル判別手段を具備し、アナログ／デジタル変換のスタ
ート信号によりサンプルホールド手段をホールドに制御
すると共に、レベル判別手段の出力に応じて選択手段を
制御！２てサンプルホールド手段の出力を選択しアナロ
グ／デジタル変換を行うように構成したことを特徴とす
るものである。
力アナログ信号を所定の倍率で増幅する増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段、該サンプルホールド手段の出力
を選択する選択手段、及び前記信号レベルを判別するレ
ベル判別手段を具備し、アナログ／デジタル変換のスタ
ート信号によりサンプルホールド手段をホールドに制御
すると共に、レベル判別手段の出力に応じて選択手段を
制御！２てサンプルホールド手段の出力を選択しアナロ
グ／デジタル変換を行うように構成したことを特徴とす
るものである。
本発明のアナログ／デジタル変換回路では、人力アナロ
グ信号を所定の倍率で増幅する１以上の増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段を備えるとこにより、アナログ信
号のホールドと同時にレベル判別を行ってサンプルホー
ルド手段の出力を選択するため、アナログ信号のレベル
に応じた増幅器での利得調整を行いホールドした信号を
デジタル信号に変換できる。
グ信号を所定の倍率で増幅する１以上の増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段を備えるとこにより、アナログ信
号のホールドと同時にレベル判別を行ってサンプルホー
ルド手段の出力を選択するため、アナログ信号のレベル
に応じた増幅器での利得調整を行いホールドした信号を
デジタル信号に変換できる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明のアナログ／デジタル変換回路の１実施
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイムチャートで
ある。第１図において、１と７はサンプルホールド回路
、２と５はスイッチ、３はＡ／Ｄコンバーク、４は乗算
器、６は増幅器、８はコンパレータ、９と１０はＦＦ回
路を示す。
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイムチャートで
ある。第１図において、１と７はサンプルホールド回路
、２と５はスイッチ、３はＡ／Ｄコンバーク、４は乗算
器、６は増幅器、８はコンパレータ、９と１０はＦＦ回
路を示す。
まず、第１図に示す回路の各要素について説明する。サ
ンプルホールド回路１は、入力アナログ信号ＶＩＮをサ
ンプリングし、Ａ／Ｄ変換中は、そのサンプリングした
アナログ信号をホールドしておくものである。増幅器６
は、人力アナログ信号ＶＩＮをｎ倍（１＜ ｎ ＜ Ｖ
Ｆ！ｌ／ Ｖ＊＊ｒ ）に増幅するものであり、サンプ
ルホールド回路７は、増幅器６でｎ倍に増幅されたｎＸ
Ｖ、、のアナログ信号をサンプリングし、Ａ／Ｄ変換中
は、そのサンプリングしたアナログ信号をホールドして
おくものである。コンパレータ８は、アナログ信号Ｖｌ
ｌｌと基１＄電圧Ｖ ＭＥＦとを比較するものであり、
基準電圧Ｖ ＲＥＦは、予めＶｉ！ｒ ＝Ｖｙｓ／ｎ
（ただし、ｖｒｓはフルスケール電圧〉となるように
調整される。
ンプルホールド回路１は、入力アナログ信号ＶＩＮをサ
ンプリングし、Ａ／Ｄ変換中は、そのサンプリングした
アナログ信号をホールドしておくものである。増幅器６
は、人力アナログ信号ＶＩＮをｎ倍（１＜ ｎ ＜ Ｖ
Ｆ！ｌ／ Ｖ＊＊ｒ ）に増幅するものであり、サンプ
ルホールド回路７は、増幅器６でｎ倍に増幅されたｎＸ
Ｖ、、のアナログ信号をサンプリングし、Ａ／Ｄ変換中
は、そのサンプリングしたアナログ信号をホールドして
おくものである。コンパレータ８は、アナログ信号Ｖｌ
ｌｌと基１＄電圧Ｖ ＭＥＦとを比較するものであり、
基準電圧Ｖ ＲＥＦは、予めＶｉ！ｒ ＝Ｖｙｓ／ｎ
（ただし、ｖｒｓはフルスケール電圧〉となるように
調整される。
ＦＦ回路９は、スタート・パルスと同期をとってコンパ
レータ８の出力をランチするＤ−タイプ・フリッププロ
ップであり、スイッチ２及びスイッチ５を制御する。Ｆ
Ｆ回路１０は、スタート・パルスでセットされ、Ａ／Ｄ
コンバータ３の変換終了信号（ＥＯＣ）でリセットされ
るＲ−Ｓフリップフロップであり、サンプルホールド回
路１．７及びＡ ／ Ｉ）コンバータ３を制御する。乗
算ｒｒ４は、１／ｎ倍デジタル乗算器であり、増幅器２
６によりｎ倍された信号を１／ｎにするために使用する
ものである。スイッチ２は、サンプルホールド回路１の
出力信号又はサンプルホールド回路７の出力信号をセレ
クトするアナログ・スイッチであり、スイッチ５は、Ａ
／Ｄコンバータ３の出力又は乗算器４の出力をセレクト
するデジタル・スイッチである。
レータ８の出力をランチするＤ−タイプ・フリッププロ
ップであり、スイッチ２及びスイッチ５を制御する。Ｆ
Ｆ回路１０は、スタート・パルスでセットされ、Ａ／Ｄ
コンバータ３の変換終了信号（ＥＯＣ）でリセットされ
るＲ−Ｓフリップフロップであり、サンプルホールド回
路１．７及びＡ ／ Ｉ）コンバータ３を制御する。乗
算ｒｒ４は、１／ｎ倍デジタル乗算器であり、増幅器２
６によりｎ倍された信号を１／ｎにするために使用する
ものである。スイッチ２は、サンプルホールド回路１の
出力信号又はサンプルホールド回路７の出力信号をセレ
クトするアナログ・スイッチであり、スイッチ５は、Ａ
／Ｄコンバータ３の出力又は乗算器４の出力をセレクト
するデジタル・スイッチである。
次に、上記の各要素により構成された回路の動作を第２
図を参照しつつ説明する。
図を参照しつつ説明する。
まず、スタート・パルスが発生すると、ＦＦ回路９がコ
ンパレーク８の出力信号をラッチし、これによりスイッ
チ２及び５の「×１」ボジソ日ン又は「×ｎ」ポジショ
ンがセレクトされる。また、同時にＦＦ回路１０が出力
を反転し、これにより、サンプルホールド回路１及び７
がホールド状態にコントロールされると共にＡＩＤコン
バータ３がＡ／Ｄ変換スタートする。つまり、スタート
・パルスの発生と同時に、サンプルホールド回路１及び
７にアナログ信号がホールドされると共に、その時のコ
ンパレータ８の出力によりスイッチ２及び５がセレクト
される。ここでアナログ信号ＶＩＮと基準電圧■Ｉ、と
の関係が、Ｖ＋＋＋＞Ｖ□、の場合には、第２図（ａ）
に示すようにスイッチ２及び５の「×１」ポジションが
セレクトされるため、サンプルホールド回路１にホール
ドされたアナログ信号がＡ／Ｄコンバータに導かれてデ
ジタル信号に変換され出力される。逆に、ＶＩＮ〈ＶＯ
Ｆの場合には、第２図（ｂｌに示すようにスイッチ２及
び５の「×ｎ」ポジションがセレクトされるため、サン
プルホールド回路７にホールドされたアナログ信号（ｎ
ＸＶＩＮ）がＡ／Ｄコンバータに導かれてデジタル信号
に変換され、さらに乗算器４で１／ｎにして出力される
。
ンパレーク８の出力信号をラッチし、これによりスイッ
チ２及び５の「×１」ボジソ日ン又は「×ｎ」ポジショ
ンがセレクトされる。また、同時にＦＦ回路１０が出力
を反転し、これにより、サンプルホールド回路１及び７
がホールド状態にコントロールされると共にＡＩＤコン
バータ３がＡ／Ｄ変換スタートする。つまり、スタート
・パルスの発生と同時に、サンプルホールド回路１及び
７にアナログ信号がホールドされると共に、その時のコ
ンパレータ８の出力によりスイッチ２及び５がセレクト
される。ここでアナログ信号ＶＩＮと基準電圧■Ｉ、と
の関係が、Ｖ＋＋＋＞Ｖ□、の場合には、第２図（ａ）
に示すようにスイッチ２及び５の「×１」ポジションが
セレクトされるため、サンプルホールド回路１にホール
ドされたアナログ信号がＡ／Ｄコンバータに導かれてデ
ジタル信号に変換され出力される。逆に、ＶＩＮ〈ＶＯ
Ｆの場合には、第２図（ｂｌに示すようにスイッチ２及
び５の「×ｎ」ポジションがセレクトされるため、サン
プルホールド回路７にホールドされたアナログ信号（ｎ
ＸＶＩＮ）がＡ／Ｄコンバータに導かれてデジタル信号
に変換され、さらに乗算器４で１／ｎにして出力される
。
第３図は本発明のアナログ／デジタル変換回路の他の実
施例構成を示す図であり、１１−１ないし１１−ｎは増
幅器、１２−１ないし１２−ｎはサンプルホールド回路
、１３と１６はスイッチ、１４はＡ／Ｄコンバータ、１
５−１ないし１５−ｎは乗算器、１７−１ないし１７−
ｎはコンパレーク、１８と１９はＦＦ回路を示す。
施例構成を示す図であり、１１−１ないし１１−ｎは増
幅器、１２−１ないし１２−ｎはサンプルホールド回路
、１３と１６はスイッチ、１４はＡ／Ｄコンバータ、１
５−１ないし１５−ｎは乗算器、１７−１ないし１７−
ｎはコンパレーク、１８と１９はＦＦ回路を示す。
第３図に示す実施例は、複数個の増幅器１１−１ないし
１１−ｎとその出力をホールドするサンプルホールド回
路１２−１ないし１２−ｎ、及び増幅器１１−１ないし
１１−ｎに対応する倍率の逆数の乗算器１５−１ないし
１５−ｎ、コンパレータ１７−１ないし１７−ｎを設け
ると共に、基準値ＶｌｌＦＦ＋ないしＶ＊＋：ｒ＋＋を
設定する。そして、この基準値Ｖ□□ないしＶ、ｌ！、
と入力アナログ信号ＶＩＭとの比較判別をコンパレータ
ｌ７−１ないし１７−ｎで行ってＦＦ１８をセットし、
スイッチ１３及び１６のポジションをセレクトするよう
に構成したものである。このように利得を複数段に分割
し切り換えてアナログ／デジタル変換することにより、
より広いグイナミノク・レンジでアナログ／デジタル変
換を実現できる。
１１−ｎとその出力をホールドするサンプルホールド回
路１２−１ないし１２−ｎ、及び増幅器１１−１ないし
１１−ｎに対応する倍率の逆数の乗算器１５−１ないし
１５−ｎ、コンパレータ１７−１ないし１７−ｎを設け
ると共に、基準値ＶｌｌＦＦ＋ないしＶ＊＋：ｒ＋＋を
設定する。そして、この基準値Ｖ□□ないしＶ、ｌ！、
と入力アナログ信号ＶＩＭとの比較判別をコンパレータ
ｌ７−１ないし１７−ｎで行ってＦＦ１８をセットし、
スイッチ１３及び１６のポジションをセレクトするよう
に構成したものである。このように利得を複数段に分割
し切り換えてアナログ／デジタル変換することにより、
より広いグイナミノク・レンジでアナログ／デジタル変
換を実現できる。
なお、本発明は、種々の変形が可能であり、上記実施例
に限定されるものではない。例えばＡ／Ｄコンバークも
複数個設けて各サンプルホールド回路に接続し、アナロ
グ・スイッチを省略するようにしてもよい。また、Ａ／
Ｄコンバータにより変換したデジタル信号をｃｐｕ ＜
中央処理装置）に取り込み、ソフトウェアにより１／ｎ
ｆ！算してもよい。
に限定されるものではない。例えばＡ／Ｄコンバークも
複数個設けて各サンプルホールド回路に接続し、アナロ
グ・スイッチを省略するようにしてもよい。また、Ａ／
Ｄコンバータにより変換したデジタル信号をｃｐｕ ＜
中央処理装置）に取り込み、ソフトウェアにより１／ｎ
ｆ！算してもよい。
以上の説明から明らかなように、未発明によれば、アナ
ログ信号の大きさの判定により、アナログ信号の大きさ
に応じて所定倍率で増幅したカアナログ信号を選択する
と同時にホールドするので、大きさを判定したアナログ
信号とホールドしたアナログ信号とが同じ時点のものと
なり、アナログ信号の大きさの判定に対応１〜で正確に
ボールドできる。従って、Ａ／Ｄコンバータのフルスケ
ールを越えることがない。
ログ信号の大きさの判定により、アナログ信号の大きさ
に応じて所定倍率で増幅したカアナログ信号を選択する
と同時にホールドするので、大きさを判定したアナログ
信号とホールドしたアナログ信号とが同じ時点のものと
なり、アナログ信号の大きさの判定に対応１〜で正確に
ボールドできる。従って、Ａ／Ｄコンバータのフルスケ
ールを越えることがない。
第１図は本発明のアナログ／デジタル変換回路の１実施
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイツ、チャート
、第３図は本発明のアナログ／デジタル変換回路の他の
実施例構成を示す図、第４図は従来のアナログ／デジタ
ル変換回路を示す図、第５図及び第６図は第１図に示す
アナログ／デジタル変換回路の動作を説明するためのタ
イムチャー１−である。 １と７・・・サンプルホールド回路、２と５・・・スイ
ッチ、３・・・Ａ／Ｄコンバーク、４・・・乗算器、６
・・・増幅器、８・・・コンパレータ、９と１０・・・
ＦＦ回路。 出 願 人 日本電子株式会社 代理人弁理士 阿 部 龍 吉 第２図 （ａＩ （ｂ） ■スイ・ｔヶＳり乞しクトーＶ＝二で一ノ［／Ｉに？！
艷テ」−テ々１３．−一−−−一−−一一一−−−第５
図 （ω
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイツ、チャート
、第３図は本発明のアナログ／デジタル変換回路の他の
実施例構成を示す図、第４図は従来のアナログ／デジタ
ル変換回路を示す図、第５図及び第６図は第１図に示す
アナログ／デジタル変換回路の動作を説明するためのタ
イムチャー１−である。 １と７・・・サンプルホールド回路、２と５・・・スイ
ッチ、３・・・Ａ／Ｄコンバーク、４・・・乗算器、６
・・・増幅器、８・・・コンパレータ、９と１０・・・
ＦＦ回路。 出 願 人 日本電子株式会社 代理人弁理士 阿 部 龍 吉 第２図 （ａＩ （ｂ） ■スイ・ｔヶＳり乞しクトーＶ＝二で一ノ［／Ｉに？！
艷テ」−テ々１３．−一−−−一−−一一一−−−第５
図 （ω
Claims (2)
- （１）入力アナログ信号をその信号レベルに応じて増幅
し、アナログ／デジタル変換部でデジタル信号に変換す
るアナログ／デジタル変換回路であって、入力アナログ
信号を所定倍率で増幅する１以上の増幅手段、該増幅手
段のそれぞれの出力をサンプリングしホールドするサン
プルホールド手段、該サンプルホールド手段の出力を選
択する選択手段、及び前記信号レベルを判別するレベル
判別手段を具備し、アナログ／デジタル変換のスタート
信号によりサンプルホールド手段をホールドに制御する
と共に、レベル判別手段の出力に応じて選択手段を制御
してサンプルホールド手段の出力を選択しアナログ／デ
ジタル変換を行うように構成したことを特徴とするアナ
ログ／デジタル変換回路。 - （２）アナログ／デジタル変換出力を増幅手段の所定倍
率の逆数で乗算することを特徴とする特許請求の範囲第
１項記載のアナログ／デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788985A JPS6238028A (ja) | 1985-08-13 | 1985-08-13 | アナログ／デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788985A JPS6238028A (ja) | 1985-08-13 | 1985-08-13 | アナログ／デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238028A true JPS6238028A (ja) | 1987-02-19 |
Family
ID=16038830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17788985A Pending JPS6238028A (ja) | 1985-08-13 | 1985-08-13 | アナログ／デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162421A (ja) * | 1987-12-18 | 1989-06-26 | Matsushita Electric Ind Co Ltd | Ａｄ変換回路 |
| JPH07123005A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | Ａ／ｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4994258A (ja) * | 1973-01-10 | 1974-09-06 | ||
| JPS5518114A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Analog-digital converter |
-
1985
- 1985-08-13 JP JP17788985A patent/JPS6238028A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4994258A (ja) * | 1973-01-10 | 1974-09-06 | ||
| JPS5518114A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Analog-digital converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162421A (ja) * | 1987-12-18 | 1989-06-26 | Matsushita Electric Ind Co Ltd | Ａｄ変換回路 |
| JPH07123005A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | Ａ／ｄ変換器 |
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