JPS6238077A - デ−タ配列置換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 、本発明は、シリアルに入力するデータ群を構成する各
データの配列を一定の規則に従って置換して出力するデ
ータ配列置換装置に関する。

「従来の技術」 情報機器等においては、一定の関連性を持った一群のデ
ータを処理する回路において、しばしばその組合せや配
列の置換が行われる。

例えばディジタル化された画情報を感光ドラム等の感光
面上に記録する装置としてＬＥＤアレイヘッドが広（使
用されているが、これに転送されるデータも、一定の配
列の置換が行われることがある。

ＬＥＤアレイヘッドは一般に、１回の記録動作で、オン
ドツトあるいはオフドツトを１列に並べたラインを記録
し、感光ドラム等の感光面をこのＬＥＤアレイヘッドに
対して等速で移動させながらこの上に画情報の記録を行
う。

このＬＥＤアレイヘッドには、その記録動作のつど上記
１ライン分の画信号が供給される。この画信号は、オフ
ドツトを記録する′０”を内容とするものと、オンドツ
トを記録する１゛′を内容とするものとで構成され、そ
の数は数十個におよぶ。そのため、これをそのままシリ
アルにＬＥＤアレイヘッドに転送すると、その転送時間
が長時間となり記録動作の高速化の妨げとなる。

そこで、第５図に示すように、ＬＥＤアレイヘッド１に
一定量ずつ画信号を格納できるシフトレジスタ２を複数
個（この例では８個）設けて、各シフトレジスタ２に対
して１ライン分の画信号３を分割して転送することが行
われる。この例の場合、１ライン分の画信号３は図のよ
うに一定量ずつに８分割されて、矢印４のように引き出
されて各シフトレジスタ２に転送されることになる。こ
の矢印４のように画信号３を転送した場合、ちとと同様
の配列で画信号３がシフトレジスタ２内に格納される。

しかもその転送速度は１本の線から供給した場合の８倍
にアップする。

例えばこの場合、第６図に示すようにメモリ装置５に格
納された画信号を各シフトレジスタ２に転送する配列を
考慮してピックアップし、いったん８個の画信号を格納
できるシフトレジスタ５゜に格納する。そして、そこか
らパラレルにＬＥＤアレイヘッドのシフトレジスタ２へ
向けて転送するという処理をくり返して行う。

ここで、例えば、４０９６ビツトの画信号から構成され
た画信号群において、各画信号に“０”から“４０９５
”と番号を付し、これを上記のようにして転送する場合
を想定する。まず、その画信号をランダム・アクセス・
メモリ素子等に格納して、“０”〜“５１１″、“５１
２″〜“１０２３”、“１０２４”〜“１５３５”、“
１５３６”〜“２０４７”、“２０４８″〜“２５５９
″、“２５６０”〜“３０７１”、“３０７２”〜“３
５８３”、“３５８４″〜“４０９５”というように８
つのグループに区分けする。そして、上記各グループの
最初の画信号から順にシフトレジスタ５Ｉ　へこれらを
転送する。

すなわち、“０”、“５１２”、“１ｏ２４”、“１５
３６”、“２０４８”、“２５６ｏ”、“３０７２”、
”３５８４”、という順に画信号がピックアップされて
シリアルに転送される。この後は“１″、”５１３”、
“１ｏ２５”というように続けて、最後に“３ｏ７１”
、 “３５８３”、”４０９５”というように転送されてす
べてのデータの転送処理が完了する。

このようなデータ配置の置換処理はＬＥＤアレイヘッド
を使用する装置に限らず種々の装置で行われている。そ
のデータ配列置換装置は従来法のような構成のものであ
った。

第７図はその装置の一例を示すブロック図である。

この装置はカウンタ６とシフタ７とメモリ装置８とで構
成されている。このカウンタ６は、１２ビツトのディジ
タルカウンタで、クロック信号９に同期して、“０”か
ら“４ｏ９５”までのカウントデータ６゜を出力する素
子である。シフタ７は、このカウンタ７の出力端子に接
続され、入出力同数の端子を備えており、シフト制御信
号７Ｉがロウレベル゛′Ｌ″のときは第８図のように１
２個の入出力端子をスルーに接続し、シフト制御信号７
１　がハイレベル゛Ｈ″のときは第９図のように入力端
子ｌＮ０１ＩＮＩ、ＩＮ２が出力端子０ＵＴ９．０ＵＴ
ＩＯ１○ＵＴＩＩに接続され、入力端子ＩＮ３〜ＩＮＩ
Ｉが出力単位０ＵＴＯ〜０［ＪＴ８に接続されるよう接
続の切り換えを行う素子である。このようなシフタは、
例えば市販の４ビツトシフタを３個組み合わせて構成さ
れる。

第７図において、シフタ７の出力信号７゜はメモリ装置
８のアドレス端子に接続されている。このメモリ装置８
は、ランダム・アクセス・メモリ素子（ＲＡＭ）等から
成り、読み書き制御のためのイネーブルと信号８．がロ
ウレベル“Ｌ”のとき入力データ８□の書き込み動作を
行い、イネーブル信号８１　がハイレベル“Ｈ“のとき
格納されたデータの読み出し動作を行うものである。読
み出された出力データ８３　は後続の回路へシリアルに
転送される。その容量は４０９６ワードｘｌビツト構成
とされている。

この装置は次のように動作する。まず、シフト制御信号
７１　を“Ｌ”にしてシフタ７を第８図のような接続状
態にする。そして、入力データ８２をクロック信号９に
同期させて“４０９６”個シリアルにメモリ装置８に送
り込む。カウンタ６はクロック信号９にタイミングをあ
わせてカウントアツプし、“０”から“４０９５”まで
のカウントデータ６゜を出力し、メモリ装置８の書き込
み動作のアドレスを指定する。イネーブル信号８１は、
このアドレスが指定されて入力データ８２　がメモリ装
置８に入力するたびに“■（”となって、その書き込み
動作を制御する。

このようにして“０”から“４０９５”までのアドレス
に、メモリ装置８にシリアルに入力した第“１″番目か
ら第“４０９６″番目までのデータが格納される。

次に、このメモリ装置８からデータの読み出しを行う前
に、シフト制御信号７１　を“Ｈ”にして第９図に示し
たようにシフタ７の接続状態を切り換える。その後カウ
ンタ６は再び′０″から“４０９５″までのカウントデ
ータ６゜を出力する。イネーブル信号８１　　は“Ｌ”
レベルを保ち、後続の回路の読み出し動作を許可する。

これによって、先に書き込み動作を行ったアドレス順と
は異なるアドレス順でデータがピックアップされ、シリ
アルに出力される。

この原理を、１６個のデータを４ビツトのカウンタでア
ドレス指定したときの例を使って説明する。

４ビツトのカウントデータを、ディジタル表示すれば、
“１”から“１６″まで第１表のとおりとなる。ここで
、Ｑ１〜Ｑ４はカウンタの各桁の出力を示す。

（以下余白） 第１表 この第１表で、各カウントデータは最下位ビットＱ１か
ら最上位ピッ）Ｑ４までで構成されているが、この順序
をかえると第２表のようになる。

第２表 すなわち、第１表に示すように“１”ずつ順にカウント
アツプしてアドレス指定を行い、メモリ装置に書き込ん
だデータを、第２表に示すように、カウント出力の上位
２ビツトを下位２ビツトの下位側にもってくると、４個
おきにデータをピックアップしてアドレス指定を行うこ
とができる。第６図の装置はこれと同じ原理でデータの
配列の置換を行うことができる。

「発明が解決しようとする問題点」 しかし、このデータ配列置換装置は、すべてのデータの
書き込み動作が終了した後でなければ読み出し動作の開
始をすることができないため、データの処理に長時間を
要するという難点があった。

第１０図の装置は、この点を改良したもので、第７図の
装置に使用したのと同一機能のカウンタ６と２つのシフ
タ７．７′と２つのメモリ装置８．８′とを備えている
。

この装置は、一方のシフタ７とメモリ８とが書き込み動
作を行っている間、他方のシフタ７′とメモリ８′とが
読み出し動作を行ってデータの入出力時間を短縮しよう
とするものである。

ここで、カウンタ６は０”から“４０９５”までのカウ
ントアツプ動作をくり返し、シフタ７．７′は交互に反
対の内容のシフト制御信号７Ｉ。

７　、　　／を受けて一方が第８図の接続を行い他方が
第９図の接続を行う。これによってメモリ装置８．８′
の一方には書き込み動作が行われ他方では読み出し動作
が行われる。

この装置の場合、データの処理は高速化されるが、第７
図のものに比べて部品点数が多く回路が複雑化する難点
があった。

本発明は以上の点に着目してなされたもので、部品点数
の増加を押さえかつデータ配列の置換を高速で行うこと
のできるデータ配列置換装置を提供することを目的とす
るものである。

「問題点を解決するための手段Ｓ 本発明のデータ配列置換装置は、シリアルに入力する所
定量のデータ群を、指定される任意のアドレス順に格納
しかつ指定される任意のアドレス順でシリアルに出力す
るメモリ装置と、そのアドレス順を指定するアドレス指
定手段とを有し、上記メモリ装置は、１つのアドレスが
指定されている間に先に格納した１つの出力データの読
み出し動作を行いかつその直後に１つの入力データの書
き込み動作を行うという処理をくり返して、先に格納し
たデータ群の出力と新たなデータ群の入力とを行い、上
記アドレス指定手段は、メモリ装置に格納されたデータ
群の書き込み動作の際に指定したアドレス順に対して、
一定のデータ配列の置き換えを達成する関係にある新た
なアドレス順を、そのデータ群の読み出し動作の際に指
定することを特徴とするものである。

上記アドレス指定手段は、例えば、ディジタルカウンタ
と、このカウンタの出力端子とメモリ装置のアドレス端
子との間に挿入されその端子の接続順を切り換えるシフ
タとから成り、このシフタを用いて上記カウンタの上位
ビットの接続順を交換することによって、次の新たなア
ドレス順を指定する。

またあるいは、アドレス指定手段は複数のカウンタを有
し、これらは、各カウンタごとに設けられ、その最上位
ビットの桁上げにより生じるキャリイ信号を出力するた
めのキャリイ出力端子と、これとは別のカウンタに設け
られそのキャリイ信号を受け入れるキャリイ入力端子と
が相互に連結されてリング状の構成とされ、上記キャリ
イ出力端子とキャリイ入力端子との間にゲートを設け、
このゲートのうち１つを閉じて、上記リング状に連結さ
れた複数のカウンタから得られるカウントデータにより
アドレス順を指定して、その後そのゲートを開いて別の
１つのゲートを閉じることによって次の新たなアドレス
順を指定する。

「作用」 この装置は、メモリ装置において、特定のアドレスが指
定され、先に格納されたデータの読み出し動作が完了し
た直後、そのアドレスが次のアドレスに切り換わる前に
、新たなデータを入力し、その書き込み動作を行う。そ
のとき後続のデータは先に格納されたデータの出力のた
めのアドレス順に格納されることになる。そこで、次に
そのデータを読み出すときには、そのデータの書き込み
動作のとき指定したアドレス順に対して一定のデータ配
列の置換を達成する関係にある新たなアドレス順を指定
する。このような動作を繰り返せば、書き込み動作と同
時に読み出し動作が行われるので、メモリ装置のアドレ
ス指定のために必要な信号処理時間を・大幅に短縮する
ことができる。しかも、その回路構成の複数化を防止で
きる。

また、リング状に接続した複数カウンタを用いて、その
カウントデータの最上位ビットの位置を選択し切り換え
るようにすれば上記アドレス順の切り換えを容易に行う
ことができる。

「実施例」 （第１の実施例） 第１図は、本発明のデータ配列置換装置の第１の実施例
を示すブロック図である。

図において、メモリ装置１８は、シリアルに入力する所
定量のデータ群１８２を、そのアドレス信号によって指
定された任意のアドレス順に格納し、かつ指定される任
意のアドレス順にそのデータ１８３を出力するランダム
・アクセス・メモリ（ＲＡＭ）素子等から成る回路であ
る。この読み出し動作と書き込み動作の制御のために、
イネーブル信号１ｇ、が供給される。また、そのアドレ
スは、アドレス指定手段１２によって指定される。

アドレス指定手段１２は、０”から “１６３８３”までの１４ビツトのディジタル化された
カウントデータ１６．を出力するカウンタ１６と、この
カウントデータ１６．　　をメモリ装置１８のアドレス
端子に送り込むラインに挿入されて、カウンタ１６の出
力端子の下位側１２ビット分の各端子の接続順を切り換
えて出力するシフタ１７とから構成されている。

カウンタ１６には、そのカウントアツプのタイミングを
とるためにタロツク信号１９が供給されている。このク
ロック信号１９は、図示しないデータ転送装置からメモ
リ装置１８に入力データ１８□の転送を行うタイミング
をとるためにも使用される。

カウンタ１６の最上位の２ビツトは、シフタ１７の接続
順の切り換えのためのシフト制御信号１７２として使用
される。第３表に、その切り換えの規則を示した。

（以下余白） 第３表 この表のように、カウンタ１６からの出力信号は３ビツ
トずつ順にその上位側へ移される。カウント出力１６．
が“４０９５”を越えるとその上位の２ビツトが順に“
００″（ＬＬ）から、“０１”（ＬＨ）　、“１０”（
ＨＬ）、“１１”（ＨＨ）というように変化する。この
変化にあわせて、接続順を切り換え、これが“００′°
にもどると再びはじめの接続順にもどるという切り換え
動作をくり返す。なおここで、説明の便宜のために、各
接続順にＡ、ＢＳＣ，Ｄと記号を付すことにする。

この実施例の装置は次のように動作する。

まず最初、メモリ装置８に何もデータが格納されていな
いとき、接続順Ａにシフタ１７がセットされてカウンタ
１６がカウントアツプを開始する。

データ１８２は“０”番から“４０９５”番まで順にメ
モリ装置８に書き込まれていく。このアドレス順はカウ
ントデータ１６□　そのままの順である。

次に、そのデータの出力を行う段階で、シフタ１７は、
接続順已に切り換えられる。そして、先に第１表と第２
表とを用いて説明したように、データがアドレス″０”
、“５１２”、 “１０２４”、“１５３６”、“２０４８”、”２５６
０”、“３０７２”、“３５８４”という順に読み出さ
れていく。

このときメモリ装置１８には第２図に示すようなタイミ
ングでイネーブル信号１８□　が供給されて書き込み動
作（１８２と表示）と読み出し動作（１８２と表示）が
行われる。

図１ごおいて、アドレス信号は、約５０ナノ秒（ｎ　ｓ
　ｅ　ｃ）ごとにカウントアツプしていく（同図ａ）。

ここで入力データ１８２の書き込み動作は、その前半の
１５〜２０Ｃｎｓｅｃ）の間に行われる（同図ｂ）。そ
して、数ナノ秒の休止時間をおいて新たな入力データの
読み出し動作が行われる（同図Ｃ）。イネーブル信号１
８．が“Ｌ　”レベルのとき書き込み動作が行われ、“
Ｈ”レベルのとき読み出し動作が行われることは先に説
明したとおりである。

通常、メモリ装置のアドレス端子にアドレス信号が入力
すると、その内容が安定するまで一定時間待って書き込
み動作を行うようにし、読み出し動作についても同様の
待機時間を必要とする。もちろん、カウンタが新たなカ
ウントデータを作成するための動作時間もこれに加算さ
れる。従って、データの書き込み動作あるいは読み出し
動作の前後の待機時間は積算するとかなりの長時間とな
る。

従って、第７図に示したように書き込み動作のためのア
ドレスを順を指定してすべてのデータ書き込みを終了し
た後、あらためて読み出し動作のためのアドレスを指定
してその読み出しを行うと、相当の動作時間を必要とす
る。これに対して本発明のように読み出し動作の直後に
書き込み動作を行うようにすると大幅に待機時間が省略
される。

ここでこのように接続順Ｂで書き込み動作が行われたデ
ータについては、その読み出し動作のために新たに別の
アドレス順が指定されなければならない。これは、接続
順Δから接続順已に切り換えたのと全く同じ要領で行え
ばよい。すなわち、第３表に示したように、接続順Ｂの
上位３桁を下位側に移動させるような切り換えを行って
接続順Ｃを得る。

このデータの読み出し動作を接続順Ｃで指定されたアド
レス順に行う際、さらにその直後に入力するデータが同
時に書き込まれる。この動作は先に説明したとおりであ
る。このような動作をくり返すと、この実施例の場合、
４ラウンドごとにもとの接続順にもどり、その間データ
は所定のアドレス順に書き込まれ、一定の規則に従って
切り換えられたアドレス順で出力される。

（第２の実施例） 第３図は本発明のデータ配列置換装置の他の実施例を示
すブロック図である。

この実施例において、メモリ装置１８は先の実施例に示
したものと変わるところはない。また、アドレス指定手
段１２はリング状に連結された３個の４ビットバイナリ
カウンタ２１．〜２１３と３個のオアゲー）２２１　〜
２２３　とから構成されている。各カウンタ２１．〜２
１３は、そのカウントデータが最大値“１１１１”を越
えてもとの“００００″にもどるときに桁上げのための
キャリイ信号２１１０〜２１３゜を出力する。また、こ
のキャリイ信号によって最下位のビットをカウントアツ
プさせるためにその入力端子が設けられている。この実
施例では各カウンタ２１１〜２１３を互いにそのキャリ
イ入力端子と出力端子とを接続してリング状に構成した
。また、各端子間にはそのキャリイ信号２１１゜〜２１
３゜とカウンタ切り換え信号２３．〜２３３との論理和
をとるオアゲート２２□〜２２３が挿入されている。カ
ウンタ切り換え信号２３１〜２３３がハイレベル“Ｈ”
のときは、このオアゲート２２１〜２２３の出力は常に
ハイとなり、ロウレベル“Ｌ”のときはキャリイ信号２
１．．〜２１３゜がこのゲートを通過する。

以上の構成の回路において、例えばオアゲート２２、　
　に入力するカウンタ切り換え信号２３．のみが“Ｈ”
レベルとされると、このオアゲート２２１の出力端子が
接続されたカウンタ２１□が最下位側となってカウント
データが出力される。

その次にはカウンタ切り換え信号２３２が“Ｈ”に切り
換わって出力される。こうした動作によって３とおりの
接続順が得られる。これを第４表に示した。

（以下余白） 第４表 このように接続順Ａから已に移るには、その下位の４ビ
ツトが上位側に移される。接続順ＢからＣに移る場合も
同様である。その切り換えはゲー）２２＋　、２２２．
２２ｉ　へのカウンタ切り換え信号がそれぞれ“ＨＬＬ
”、“ＬＨＬ”、”　Ｌ　Ｌ　Ｈ”と変化していくこと
によって実行される。従って、この回路にはシフタが不
要で、その分回路構成が簡素化されている。メモリ装置
１８への読み出し動作と書き込み動作とは先に説明した
ものと全く同様なので重複する点の説明を省略する。

この実施例の場合は、データがＯ”から“４０９５”ま
で格納されると、その読み出し動作の際にはこのデータ
が“０”、“２５６”、“５１２”、“７６８′′、・
・・・・・“３５８４”、“３８４０”という順で出力
される。

（応用例） 第４図は、第１図を用いて説明したような本発明のデー
タ配列置換装置を使用するのに適するデータ配列置換装
置の例を示す。

この装置は、先に説明したＬＥＤアレイヘッド１に対し
て画信号３１を転送するためのものである。また画信号
３１はデータ処理回路５からシリアルにデータ配列置換
装置３２に転送される。そして、一定の配列置換処理を
行った後バッファメモリ５１　に転送される。そしてこ
こからパラレルにＬＥＤアレイヘッド１の各シフトレジ
スタに転送される構成となっている。バッファメモリ５
゜は先に第６図を用いて説明したものと同様の動作を行
う。すなわち８個のシフトレジスタ２に供給すべき８個
の画信号を受け入れてその後パラレルに出力する作業を
（り返し、すべての画信号をシフトレジスタに格納する
までこれを続ける。このデータの配列置換と転送の高速
化によってＬＥＤアレイヘッドへの画信号の転送時間が
短縮化されるので、高速記録を行うことができるように
なる。

第４図と異なり、シフトレジスタ２の段数が２５６ビツ
トで個数が１６のものは、第３図を用いて説明した装置
を使用するのに適する。

「変形例」 本発明は以上の実施例に限定されない。

例えばカウンタの代用として、所定の演算を行って必要
なカウントデータを出力するマイクロプロセッサを使用
してもよい。また、定められた順にカウントデータを出
力するリード・オンリ・メモリ素子等を使用してもよい
。メモリ装置へのデータの書き込み動作と読み出し動作
のアドレス順は例示したもの以外に種々の形式に変更し
てさしつかえない。このデータの置換形式等は用途に応
じて選択すればよい。また、ＬＥＤアレイに限らず、Ｌ
ＣＤアレイ、サーマルヘッド等にも適用可能なことはい
うまでもない。

「発明の効果」 以上説明した本発明のデータ配列置換装置は、部品点数
の増加を防止したまま、その信号処理時間を大幅に短縮
したもので、データの配列の置換を必要とする種々の装
置の性能の向上に寄与するものである。

【図面の簡単な説明】

第１図は本発明のデータ配列置換装置の実施例を示すブ
ロック図、第２図はその動作を説明するタイムチャート
、第３図は本発明の第２の実施例を示すブロック図、第
４図は本発明のデータ配列置換装置を使用するのに適し
た回路のブロック図、第５図はＬＥＤアレイヘッドへの
画信号の転送方法を説明する概念図、第６図はその回路
のプロッり図、第７図はこれに使用する従来のデータ配
列置換装置のブロック図、第８図と第９図とはそのシフ
タの動作を説明する回路図、第１０図は従来の他のデー
タ配列置換装置を示すブロック図。 １２・・・・・・アドレス指定手段、 １８・・・・・・メモリ装置、 １６．２１１〜２１３　・・・・・・カウンタ、２２、
〜２２３　・・・・・・ゲート。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、シリアルに入力する所定量のデータ群を、指定され
   る任意のアドレス順に格納しかつ指定される任意のアド
   レス順でシリアルに出力するメモリ装置と、そのアドレ
   ス順を指定するアドレス指定手段とを有し、前記メモリ
   装置は、１つのアドレスが指定されている間に先に格納
   した１つの出力データの読み出し動作を行いかつその直
   後に１つの入力データの書き込み動作を行うという処理
   をくり返して、先に格納したデータ群の出力と新たなデ
   ータ群の入力とを行い、前記アドレス指定手段は、メモ
   リ装置に格納されたデータ群の書き込み動作の際に指定
   したアドレス順に対して、一定のデータ配列の置き換え
   を達成する関係にある新たなアドレス順を、そのデータ
   群の読み出し動作の際に指定することを特徴とするデー
   タ配列置換装置。 ２、アドレス指定手段は、ディジタルカウンタと、この
   カウンタの出力端子とメモリ装置のアドレス端子との間
   に挿入されその端子の接続順を切り換えるシフタとから
   成り、このシフタを用いて前記カウンタの上位ビットと
   下位ビットとの接続順を交換することによって、次の新
   たなアドレス順を指定することを特徴とする特許請求の
   範囲第１項記載のデータ配列置換装置。 ３、アドレス指定手段は複数のカウンタを有し、これら
   は、各カウンタごとに設けられ、その最上位ビットの桁
   上げにより生じるキャリイ信号を出力するためのキャリ
   イ出力端子と、これとは別のカウンタに設けられそのキ
   ャリイ信号を受け入れるキャリイ入力端子とが相互に連
   結されてリング状の構成とされ、前記キャリイ出力端子
   とキャリイ入力端子との間にゲートを設け、このゲート
   のうち１つを閉じて、前記リング状に連結された複数の
   カウンタから得られるカウントデータによりアドレス順
   を指定して、その後そのゲートを開いて別の１つのゲー
   トを閉じることによって次の新たなアドレス順を指定す
   ることを特徴とする特許請求の範囲第１項記載のデータ
   配列置換装置。