JPS6238325Y2 - - Google Patents
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- Publication number
- JPS6238325Y2 JPS6238325Y2 JP12564881U JP12564881U JPS6238325Y2 JP S6238325 Y2 JPS6238325 Y2 JP S6238325Y2 JP 12564881 U JP12564881 U JP 12564881U JP 12564881 U JP12564881 U JP 12564881U JP S6238325 Y2 JPS6238325 Y2 JP S6238325Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- modulation
- input
- signal
- modulation signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000203 mixture Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本発明は、電圧制御発振器（以下VC0と略す）
による直接変調方式の位相同期ループ回路（以下
PLL回路と略す）の改良に関する。
による直接変調方式の位相同期ループ回路（以下
PLL回路と略す）の改良に関する。
所謂VC0直接変調方式のPLL回路は、VC0の出
力周波数の変化を基準信号と位相比較し、その差
を自身で補正し出力周波数を安定させる自動制御
系であるが、系の内部で変調を行う該系を正常に
動作させるには、変調信号の周期が系の応答時間
に対して充分早くなければならない。即ち長い周
期の変調信号（低周波数）まで変調を行なおうと
すれば、時定数を遅くしなければならず、外乱に
対して動作が安定するのに長時間がかかり、運用
上極めて不都合である。
力周波数の変化を基準信号と位相比較し、その差
を自身で補正し出力周波数を安定させる自動制御
系であるが、系の内部で変調を行う該系を正常に
動作させるには、変調信号の周期が系の応答時間
に対して充分早くなければならない。即ち長い周
期の変調信号（低周波数）まで変調を行なおうと
すれば、時定数を遅くしなければならず、外乱に
対して動作が安定するのに長時間がかかり、運用
上極めて不都合である。
本考案は、VC0への変調信号の一部を局部発振
器に加えることにより、系の時定数が任意に設定
でき、変調周波数帯域を低域にまで拡げうるPLL
回路を提供するもので、VC0の出力の一部と局部
発振器の出力とを混合したものと、基準発振器の
出力とを位相検波し、この位相検波器出力をVC0
に帰還する方式のPLL回路において、VC0に入力
する変調信号をレベル調整器を介して局部発振器
に同時入力し、位相検波器の入力信号がVC0の変
調信号による変調成分を含まないようにしたこと
を特徴とするPLL回路に係る。
器に加えることにより、系の時定数が任意に設定
でき、変調周波数帯域を低域にまで拡げうるPLL
回路を提供するもので、VC0の出力の一部と局部
発振器の出力とを混合したものと、基準発振器の
出力とを位相検波し、この位相検波器出力をVC0
に帰還する方式のPLL回路において、VC0に入力
する変調信号をレベル調整器を介して局部発振器
に同時入力し、位相検波器の入力信号がVC0の変
調信号による変調成分を含まないようにしたこと
を特徴とするPLL回路に係る。
実施例の図示に従つて本考案を詳述する。
第１図は本考案PLL回路のブロツク図、第２図
はその変調特性図、第３図はVC0と局部発振器と
の間に設けたレベル調整器の回路図例、第４図は
従来のVC0変調方式のブロツク図、第５図は第４
図による変調特性図である。
はその変調特性図、第３図はVC0と局部発振器と
の間に設けたレベル調整器の回路図例、第４図は
従来のVC0変調方式のブロツク図、第５図は第４
図による変調特性図である。
先ず従来例について説明すると、VC0の出力の
一部を帰還させる系であるから、系の応答速度よ
りも速いVC0の出力周波数の変化は、そのまま出
力される。ところが、系の応答速度よりも遅い
VC0の出力周波数の変化は系の時定数で制御され
るのでそのまま出力されない。従つて時定数を遅
くすればこの問題は解決する訳であるが、VC0の
出力周波数が変動したとき所望周波数への復帰に
長時間が必要で、安定した出力周波数が得られず
運用上問題が残り、時定数を遅くするには自から
限界があつた。
一部を帰還させる系であるから、系の応答速度よ
りも速いVC0の出力周波数の変化は、そのまま出
力される。ところが、系の応答速度よりも遅い
VC0の出力周波数の変化は系の時定数で制御され
るのでそのまま出力されない。従つて時定数を遅
くすればこの問題は解決する訳であるが、VC0の
出力周波数が変動したとき所望周波数への復帰に
長時間が必要で、安定した出力周波数が得られず
運用上問題が残り、時定数を遅くするには自から
限界があつた。
そこで従来ではVC0に略300Hz以上の変調信号
が入力されたときにPLLの系が応答しないような
時定数を選択しており、それ以下の周波数では第
５図のように出力に歪が生じ、上記変調信号が音
声の場合に忠実に再生されなかつた。
が入力されたときにPLLの系が応答しないような
時定数を選択しており、それ以下の周波数では第
５図のように出力に歪が生じ、上記変調信号が音
声の場合に忠実に再生されなかつた。
本考案は、第１図に示すようにVC0への変調信
号の一部をレベル調整器１を介して局部発振器２
に入力するようにしてあり、これは第３図の回路
例で説明すると、VC0３へ変調信号が入力される
前段と局部発振器２の発振周波数設定側とに可変
抵抗器４を介在させたものである。この可変抵抗
器４は、VC0３の入力変調周波数による出力変調
成分が位相検波器５の入力に含まれないように、
局部発振器２の変調度を設定するために調整して
用いる。
号の一部をレベル調整器１を介して局部発振器２
に入力するようにしてあり、これは第３図の回路
例で説明すると、VC0３へ変調信号が入力される
前段と局部発振器２の発振周波数設定側とに可変
抵抗器４を介在させたものである。この可変抵抗
器４は、VC0３の入力変調周波数による出力変調
成分が位相検波器５の入力に含まれないように、
局部発振器２の変調度を設定するために調整して
用いる。
よつて系の制御信号は変調信号の影響をうけ
ず、系の時定数は任意に設定でき、VC0３への入
力変調信号０Hzから全て所定の変調が得られる。
ず、系の時定数は任意に設定でき、VC0３への入
力変調信号０Hzから全て所定の変調が得られる。
従つて、位相検波器５への入力信号はVC0３へ
の変調信号がある場合にも変化せず、上記変調信
号によるPLL系の制御信号は発生しない。
の変調信号がある場合にも変化せず、上記変調信
号によるPLL系の制御信号は発生しない。
上記例ではレベル調整器に可変抵抗器を用いた
が、これに限らず直流増幅器などのように、要は
位相検波器への入力蛮VC0への変調信号により変
化しないものであれば同理同用である。
が、これに限らず直流増幅器などのように、要は
位相検波器への入力蛮VC0への変調信号により変
化しないものであれば同理同用である。
上記では混合器６と可変分周器７の説明を省略
したが、従来同様に位相検波器５の前段に任意に
設けることができる。
したが、従来同様に位相検波器５の前段に任意に
設けることができる。
以上前記の如く、本考案によるPLL回路は、レ
ベル調整器によつてVC0への変調信号の変化が位
相検波器の入力信号に影響を与えないので、系の
時定数は任意に設定でき、入力変調信号は周波数
の制約を受けない特徴を有する。
ベル調整器によつてVC0への変調信号の変化が位
相検波器の入力信号に影響を与えないので、系の
時定数は任意に設定でき、入力変調信号は周波数
の制約を受けない特徴を有する。
第１図は本考案に係るPLL回路のブロツク図、
第２図は第１図による変調特性図、第３図ａ，ｂ
はそれぞれレベル調整器の回路図例、第４図は従
来のPLL回路のブロツク図、第５図は第４図によ
る変調特性図である。 １……レベル調整器、２……局部発振器、３…
…VC0、４……可変抵抗器、５……位相検波器。
第２図は第１図による変調特性図、第３図ａ，ｂ
はそれぞれレベル調整器の回路図例、第４図は従
来のPLL回路のブロツク図、第５図は第４図によ
る変調特性図である。 １……レベル調整器、２……局部発振器、３…
…VC0、４……可変抵抗器、５……位相検波器。
Claims (1)
- VC0の出力の一部と局部発振器の出力とを混合
したものと、基準発振器の出力とを位相検波し、
この位相検波出力をVC0に帰還する方式のPLL回
路において、VC0に入力する変調信号をレベル調
整器を介して局部発振器に同時入力し、位相検波
器の入力信号がVC0の変調信号による変調成分を
含まないようにしたことを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12564881U JPS5830341U (ja) | 1981-08-24 | 1981-08-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12564881U JPS5830341U (ja) | 1981-08-24 | 1981-08-24 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830341U JPS5830341U (ja) | 1983-02-28 |
| JPS6238325Y2 true JPS6238325Y2 (ja) | 1987-09-30 |
Family
ID=29919478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12564881U Granted JPS5830341U (ja) | 1981-08-24 | 1981-08-24 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830341U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3025799U (ja) * | 1995-12-14 | 1996-06-25 | 株式会社セイコウ工業 | 携帯電話機用振動呼出装置 |
-
1981
- 1981-08-24 JP JP12564881U patent/JPS5830341U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5830341U (ja) | 1983-02-28 |
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