JPS6238615A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS6238615A JPS6238615A JP60178957A JP17895785A JPS6238615A JP S6238615 A JPS6238615 A JP S6238615A JP 60178957 A JP60178957 A JP 60178957A JP 17895785 A JP17895785 A JP 17895785A JP S6238615 A JPS6238615 A JP S6238615A
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- JP
- Japan
- Prior art keywords
- channel mos
- output
- transistor
- output buffer
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路特に集積回路の出カバソファ回路
に関する。
に関する。
集積回路の出力へ′ソファ回路にはＣＭＯＳインバータ
がよく使用される。これば第３図（ａ）に示すようにｐ
チャンネルＭＯ５（−Ｍ化すればＭＩＳ）トランジスタ
Ｑ１とｎチャンネルＭＯＳトランジスタを電源Ｖｃｃ、
Ｖｓｓ（グランド）間に直列に接続し、トランジスタＱ
ｌ、Ｑ２の直列接続点を出力端ＯＵＴとし、ゲートを共
通に入力端ＩＮに接続してなる。入力ＩＮ（入力も入力
端も同じ符号を用いる。出力端についても同様）がＨ（
ハイ）であればトランジスタＱ２がオン、Ｑｌがオフ、
出力ＯＵＴはＬ（ロー）、入力ＩＮ−ｈ＜Ｌならこの逆
で出力○ＵＴはＨである。
がよく使用される。これば第３図（ａ）に示すようにｐ
チャンネルＭＯ５（−Ｍ化すればＭＩＳ）トランジスタ
Ｑ１とｎチャンネルＭＯＳトランジスタを電源Ｖｃｃ、
Ｖｓｓ（グランド）間に直列に接続し、トランジスタＱ
ｌ、Ｑ２の直列接続点を出力端ＯＵＴとし、ゲートを共
通に入力端ＩＮに接続してなる。入力ＩＮ（入力も入力
端も同じ符号を用いる。出力端についても同様）がＨ（
ハイ）であればトランジスタＱ２がオン、Ｑｌがオフ、
出力ＯＵＴはＬ（ロー）、入力ＩＮ−ｈ＜Ｌならこの逆
で出力○ＵＴはＨである。
このＣＭＯＳインバータは構成が極めて簡単であり、消
費電力も少ない（Ｑｌ、Ｑ２はオンオフ逆なので、Ｑｌ
、Ｑ２を通る電流は過渡時のみ）のでよ（使用されるが
、入力ＩＮがＬからＨヘステップ状に変ったときの出力
ＯＵＴの時間的変化は第３図（ｂ）の如くなり、立上り
が遅い。これはトランジスタＱ＋がｐチャンネル型で、
βが小さく、出力端ＯＵＴにつく寄生容量などの負荷を
充分駆動できないことに由来する。トランジスタＱ１を
大型化すればこの点は改善されるが、これでは集積度向
上の妨げになる。
費電力も少ない（Ｑｌ、Ｑ２はオンオフ逆なので、Ｑｌ
、Ｑ２を通る電流は過渡時のみ）のでよ（使用されるが
、入力ＩＮがＬからＨヘステップ状に変ったときの出力
ＯＵＴの時間的変化は第３図（ｂ）の如くなり、立上り
が遅い。これはトランジスタＱ＋がｐチャンネル型で、
βが小さく、出力端ＯＵＴにつく寄生容量などの負荷を
充分駆動できないことに由来する。トランジスタＱ１を
大型化すればこの点は改善されるが、これでは集積度向
上の妨げになる。
そこで最近では、駆動能力の大きいｎチャンネルＭＯＳ
トランジスタをプルアンプ側にも用いたプッシュプル型
出カバ・ソファが使用され出している。第２図がこの出
力バッファを示し、プルアンプ側のトランジスタＱ５は
ｎチャンネル型である。
トランジスタをプルアンプ側にも用いたプッシュプル型
出カバ・ソファが使用され出している。第２図がこの出
力バッファを示し、プルアンプ側のトランジスタＱ５は
ｎチャンネル型である。
ｎチャンネル型トランジスタはｐチャンネル型トランジ
スタとはオン、オフが逆であるから、このトランジスタ
Ｑ５のゲートと入力端ＩＮとの間にＣＭＯＳインバータ
Ｑ３．Ｑｔを介在させる。このようにすればインバータ
である出力バッファの動作が得られる。即ち入力ＩＮが
ＨならトランジスタＱ２はオン、またＱ４オンＱ３オフ
でＱ５のゲートはしてあるから該トランジスタＱ５はオ
フで出力ＯＵＴはＬ１人力ＩＮがＬならこの逆で出力Ｏ
ＵＴはＨである。
スタとはオン、オフが逆であるから、このトランジスタ
Ｑ５のゲートと入力端ＩＮとの間にＣＭＯＳインバータ
Ｑ３．Ｑｔを介在させる。このようにすればインバータ
である出力バッファの動作が得られる。即ち入力ＩＮが
ＨならトランジスタＱ２はオン、またＱ４オンＱ３オフ
でＱ５のゲートはしてあるから該トランジスタＱ５はオ
フで出力ＯＵＴはＬ１人力ＩＮがＬならこの逆で出力Ｏ
ＵＴはＨである。
しかしこの出カバソファはプルアップ側にｎチャンネル
トランジスタＱ５を用いているので、出力０１ＪＴのＨ
レベルは電１１ＶｃｃよりトランジスタＱ５の閾値電圧
ｖｔｈだけ落ちる。また、ｎチャンネルトランジスタで
あるから駆動能力が大で立上りは速いが、ＨレベルのＶ
ｃｃ−Ｖｔｈへ近ずくと鈍ってしまい、該ＨＬ−ベルへ
達するのに時間がか−る。これはバンクゲート効果によ
る。即ち出力ＯＵＴのレベルが高くなるにつれてハック
ゲートの電位が上り、βが小になって負荷容量の充電が
遅くなる。また出力ＯＵＴのＨレベルがＶｔｈ１段落ち
であると、負荷回路にとっては、例えば該負荷回路がＣ
ＭＯ３回路であり、入力が充分Ｈレベル又はＬレベルで
ないとプルアップ側及びプルダウン側両トランジスタが
オンになり、これらのトランジスタを通ってＶｃｃ、Ｖ
ｓｓ間に電流が流れるなどの不都合が生しる場合がある
。
トランジスタＱ５を用いているので、出力０１ＪＴのＨ
レベルは電１１ＶｃｃよりトランジスタＱ５の閾値電圧
ｖｔｈだけ落ちる。また、ｎチャンネルトランジスタで
あるから駆動能力が大で立上りは速いが、ＨレベルのＶ
ｃｃ−Ｖｔｈへ近ずくと鈍ってしまい、該ＨＬ−ベルへ
達するのに時間がか−る。これはバンクゲート効果によ
る。即ち出力ＯＵＴのレベルが高くなるにつれてハック
ゲートの電位が上り、βが小になって負荷容量の充電が
遅くなる。また出力ＯＵＴのＨレベルがＶｔｈ１段落ち
であると、負荷回路にとっては、例えば該負荷回路がＣ
ＭＯ３回路であり、入力が充分Ｈレベル又はＬレベルで
ないとプルアップ側及びプルダウン側両トランジスタが
オンになり、これらのトランジスタを通ってＶｃｃ、Ｖ
ｓｓ間に電流が流れるなどの不都合が生しる場合がある
。
本発明はか−る点を改善し、立上りが速く、Ｖｔｈ１段
落ちがなく、集積度もそれ程悪化させない出力バッファ
回路を提供しようとするものである。
落ちがなく、集積度もそれ程悪化させない出力バッファ
回路を提供しようとするものである。
（問題点を解決するための手段〕
本発明の半導体回路は、ｐチャンネルＭＯＳトランジス
タＱｌとｎチャンネルＭＯＳトランジスタＱ２を直列に
接続し、その直列接続点を出力端、これらのトランジス
タのゲートを入力端としたＣＭＯＳインバータ部と、該
ｐチャンネルＭＯ３Ｉ−ランジスタＱ１と並列に接続さ
れ、ゲートに前記入力端の相補信号が印加されるｎチャ
ンネルＭＯＳトランジスタＱ５とを備えることを特徴と
するものである。
タＱｌとｎチャンネルＭＯＳトランジスタＱ２を直列に
接続し、その直列接続点を出力端、これらのトランジス
タのゲートを入力端としたＣＭＯＳインバータ部と、該
ｐチャンネルＭＯ３Ｉ−ランジスタＱ１と並列に接続さ
れ、ゲートに前記入力端の相補信号が印加されるｎチャ
ンネルＭＯＳトランジスタＱ５とを備えることを特徴と
するものである。
第１図に示すように本発明ではｎ−ｎ型出カバソファと
ｐ−ｎ型出カバソファを組合せ、そのプルダウン側トラ
ンジスタＱ２は両者で共用するようにした。即ちｐチャ
ンネルＭＯＳトランジスタＱ１とｎチャンネルＭＯ３Ｉ
−ランリスタＱ２は第３図のｐ−ｎ型出カバソファを、
またＣＭＯＳインバータＱ３．Ｑ４とｎチャンネルＭＯ
３Ｉ−ランリスタＱ５．Ｑ２は第２図のｎ−ｎ型出カバ
ソファを構成し、トランジスタＱ２はこの両者に共用さ
れる。
ｐ−ｎ型出カバソファを組合せ、そのプルダウン側トラ
ンジスタＱ２は両者で共用するようにした。即ちｐチャ
ンネルＭＯＳトランジスタＱ１とｎチャンネルＭＯ３Ｉ
−ランリスタＱ２は第３図のｐ−ｎ型出カバソファを、
またＣＭＯＳインバータＱ３．Ｑ４とｎチャンネルＭＯ
３Ｉ−ランリスタＱ５．Ｑ２は第２図のｎ−ｎ型出カバ
ソファを構成し、トランジスタＱ２はこの両者に共用さ
れる。
この出カバソファもインバータ動作をする。即ち入力Ｉ
ＮがＨならトランジスタＱ２がオン、Ｑｌはオフ、また
Ｑ３オフＱ４オンであるからＱ５のゲートはＬレベルで
Ｑ！１はオフ、従って出力ＯＵＴはしてある。入力ＩＮ
がＬならこの逆で、出力ＯＵＴはＨである。この出力Ｏ
ＵＴのＨは立上りが速く、しかもＶｃｃまで上昇する。
ＮがＨならトランジスタＱ２がオン、Ｑｌはオフ、また
Ｑ３オフＱ４オンであるからＱ５のゲートはＬレベルで
Ｑ！１はオフ、従って出力ＯＵＴはしてある。入力ＩＮ
がＬならこの逆で、出力ＯＵＴはＨである。この出力Ｏ
ＵＴのＨは立上りが速く、しかもＶｃｃまで上昇する。
即ち立上り部では駆動能力の大きいｎチャンネルＭＯ３
Ｉ−ランリスクＱ５が出力端負荷回路を駆動し、出力端
ＯＵＴのレベルが上るにつれてトランジスタＱ５のβが
下り、駆動能力が低下するが、この時点ではｐチャンネ
ルＭＯＳトランジスタＱ１が負荷回路を駆動し、出力Ｏ
ＵＴをＶｃｃまで引上げる。
Ｉ−ランリスクＱ５が出力端負荷回路を駆動し、出力端
ＯＵＴのレベルが上るにつれてトランジスタＱ５のβが
下り、駆動能力が低下するが、この時点ではｐチャンネ
ルＭＯＳトランジスタＱ１が負荷回路を駆動し、出力Ｏ
ＵＴをＶｃｃまで引上げる。
第１図（ｂ）は出力ＯＵＴの立上り特性を示し、曲線Ｃ
＋はｐ−ｎ出力バッファ部による特性、曲線Ｃ２はｎ−
ｎ出カバソファ部による特性、曲線Ｃ３は第１図の回路
の特性である。曲線Ｃ３は立上りが速く、かつＶＣＣま
で上昇する。
＋はｐ−ｎ出力バッファ部による特性、曲線Ｃ２はｎ−
ｎ出カバソファ部による特性、曲線Ｃ３は第１図の回路
の特性である。曲線Ｃ３は立上りが速く、かつＶＣＣま
で上昇する。
以上説明したように本発明によれば、Ｈレベルの立上り
が速くかつ電源Ｖｃｃまで上昇する出カバソファが得ら
れ、第２図従来回路に比べればトランジスタＱｌを１つ
増加するだけでスペースをそれ程とらず、集積度向上を
妨げることがない。
が速くかつ電源Ｖｃｃまで上昇する出カバソファが得ら
れ、第２図従来回路に比べればトランジスタＱｌを１つ
増加するだけでスペースをそれ程とらず、集積度向上を
妨げることがない。
第１図は本発明の実施例を示す回路図、第２図および第
３図は従来例を示す回路図である。 図面でＱＩはｐチャンネルＭＯ３Ｉ−ランリスタ、Ｑ２
はｎチャンネルＭＯＳトランジスタ、ＩＮは入力端、Ｏ
ＵＴは出力端、Ｑ５はｎチャンネルＭＯＳ＋−ランリス
タ、Ｑ３．ＱＩはＣＭＯＳインバータを構成するｐ、ｎ
チャンネルＭＯ３Ｉ−ランリスタである。
３図は従来例を示す回路図である。 図面でＱＩはｐチャンネルＭＯ３Ｉ−ランリスタ、Ｑ２
はｎチャンネルＭＯＳトランジスタ、ＩＮは入力端、Ｏ
ＵＴは出力端、Ｑ５はｎチャンネルＭＯＳ＋−ランリス
タ、Ｑ３．ＱＩはＣＭＯＳインバータを構成するｐ、ｎ
チャンネルＭＯ３Ｉ−ランリスタである。
Claims (1)
- ｐチャンネルＭＯＳトランジスタＱ＿１とｎチャンネル
ＭＯＳトランジスタＱ＿２を直列に接続し、その直列接
続点を出力端、これらのトランジスタのゲートを入力端
としたＣＭＯＳインバータ部と、該ｐチャンネルＭＯＳ
トランジスタＱ＿１と並列に接続され、ゲートに前記入
力端と相補の信号が印加されるｎチャンネルＭＯＳトラ
ンジスタＱ＿５とを備えることを特徴とする半導体回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178957A JPS6238615A (ja) | 1985-08-14 | 1985-08-14 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178957A JPS6238615A (ja) | 1985-08-14 | 1985-08-14 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238615A true JPS6238615A (ja) | 1987-02-19 |
Family
ID=16057615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178957A Pending JPS6238615A (ja) | 1985-08-14 | 1985-08-14 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238615A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619652A3 (en) * | 1993-04-07 | 1995-07-12 | Tokyo Shibaura Electric Co | Data output circuit. |
| JP2006025071A (ja) * | 2004-07-07 | 2006-01-26 | Mitsubishi Electric Corp | 駆動回路 |
-
1985
- 1985-08-14 JP JP60178957A patent/JPS6238615A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619652A3 (en) * | 1993-04-07 | 1995-07-12 | Tokyo Shibaura Electric Co | Data output circuit. |
| US5488326A (en) * | 1993-04-07 | 1996-01-30 | Kabushiki Kaisha Toshiba | Data output circuit for semiconductor integrated circuit device which prevents current flow from the output to supply voltage |
| JP2006025071A (ja) * | 2004-07-07 | 2006-01-26 | Mitsubishi Electric Corp | 駆動回路 |
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