JPS6362411A - 半導体回路 - Google Patents
半導体回路Info
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- JPS6362411A JPS6362411A JP61207112A JP20711286A JPS6362411A JP S6362411 A JPS6362411 A JP S6362411A JP 61207112 A JP61207112 A JP 61207112A JP 20711286 A JP20711286 A JP 20711286A JP S6362411 A JPS6362411 A JP S6362411A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣ−ＭＯＳとバイポーラとを組み合わせた低消
費電力、高速の半導体回路に関する。
費電力、高速の半導体回路に関する。
従来、Ｃ−ＭＯＳとバイポーラトランジスタとを組み合
わせてＣ−ＭＯＳの低消費電力とバイポーラの高速性を
兼ね備えた第３図や第４図に示すようなバッファ回路が
提案されている。第３図の従来例は、入力端子ａをＰチ
ャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯＳＦＥＴ
Ｑ２でなるＣ−ＭＯＳインバータに入力し、その出力で
ＮＰＮバイポーラトランジスタを駆動する一方、Ｎチャ
ンネルＭＯＳＦＥＴＱ３と抵抗Ｒとのソースフォロワ−
回路に入力し、その出力でＮＰＮバイポーラトランジス
タＱｓを駆動し、直列接続されたＮＰＮバイポーラトラ
ンジスタＱ４．Ｑｓの出力で負荷としてのＣ−ＭＯＳ回
路（Ｑ□。、Ｑｌｌ）に出力端子すから出力を与えてい
る。この種のバッファ回路は、たとえばＣ−ＭＯＳ論理
ゲート回路に付加した高駆動能力。
わせてＣ−ＭＯＳの低消費電力とバイポーラの高速性を
兼ね備えた第３図や第４図に示すようなバッファ回路が
提案されている。第３図の従来例は、入力端子ａをＰチ
ャンネルＭＯＳＦＥＴＱ１とＮチャンネルＭＯＳＦＥＴ
Ｑ２でなるＣ−ＭＯＳインバータに入力し、その出力で
ＮＰＮバイポーラトランジスタを駆動する一方、Ｎチャ
ンネルＭＯＳＦＥＴＱ３と抵抗Ｒとのソースフォロワ−
回路に入力し、その出力でＮＰＮバイポーラトランジス
タＱｓを駆動し、直列接続されたＮＰＮバイポーラトラ
ンジスタＱ４．Ｑｓの出力で負荷としてのＣ−ＭＯＳ回
路（Ｑ□。、Ｑｌｌ）に出力端子すから出力を与えてい
る。この種のバッファ回路は、たとえばＣ−ＭＯＳ論理
ゲート回路に付加した高駆動能力。
高速、低消費電力の論理ゲートを構成したシ、また負荷
の軽い回路部分はＣ−ＭＯＳのみで構成し、負荷の重い
回路にのみこれらのバッファ回路を付加して、ＬＳＩ全
体として、高速、高集積、低消費電力を実現するのに適
している。第４図はＣ−ＭＯＳゲートで構成した２人力
ＮＡＮＤゲートにバイポーラＣ−ＭＯＳバッファ回路を
付加した一例を示している。ＰチャンネルＭＯＳＦＥＴ
Ｑ、とＱ！’とＮチャンネルＭＯＳ ＦＥＴ Ｑ！、Ｑ
！’とし２人力ＮＡＮＤを構成し、その出力でＮＰＮバ
イポーラトランジスタＱ４を駆動する一方、Ｎチャンネ
ルＭＯＳＦＥ Ｔ Ｑｓ 、 Ｑｓ’と抵抗ＲでＮＰＮ
バイポーラトランジスタＱｓを駆動し、直列接続され九
ＮＰＮバイポーラトランジスタＱ４．Ｑ−の出力を出力
端子すから負荷容量ＣＬに供給している。この回路構成
の場合、配線容量および駆動すべき次段ゲートの入力容
量の和である負荷容量ＣＬが０．１〜０．３ｐＦ程度と
小さい場合には、Ｃ−ＭＯＳだけで構成した回路だけで
充分に高速であシ、バッファ回路を付加すればかえって
負荷駆動の応答は遅くなってしまう。一方負荷容量ＣＬ
がｌｐＦ程度に大きくなると、Ｃ−ＭＯＳ回路は駆動能
力が劣るため非常に遅くなシ遅延時間は軽負荷時の３〜
５倍となる。これに対して、バイポーラとＣ−ＭＯＳＯ
８複合バラフッを付加することによシ、付加回路部分も
含めた回路全体の遅延時間を軽負荷時のＣ−ＭＯＳ回路
の２〜３倍程度に短縮することができる。
の軽い回路部分はＣ−ＭＯＳのみで構成し、負荷の重い
回路にのみこれらのバッファ回路を付加して、ＬＳＩ全
体として、高速、高集積、低消費電力を実現するのに適
している。第４図はＣ−ＭＯＳゲートで構成した２人力
ＮＡＮＤゲートにバイポーラＣ−ＭＯＳバッファ回路を
付加した一例を示している。ＰチャンネルＭＯＳＦＥＴ
Ｑ、とＱ！’とＮチャンネルＭＯＳ ＦＥＴ Ｑ！、Ｑ
！’とし２人力ＮＡＮＤを構成し、その出力でＮＰＮバ
イポーラトランジスタＱ４を駆動する一方、Ｎチャンネ
ルＭＯＳＦＥ Ｔ Ｑｓ 、 Ｑｓ’と抵抗ＲでＮＰＮ
バイポーラトランジスタＱｓを駆動し、直列接続され九
ＮＰＮバイポーラトランジスタＱ４．Ｑ−の出力を出力
端子すから負荷容量ＣＬに供給している。この回路構成
の場合、配線容量および駆動すべき次段ゲートの入力容
量の和である負荷容量ＣＬが０．１〜０．３ｐＦ程度と
小さい場合には、Ｃ−ＭＯＳだけで構成した回路だけで
充分に高速であシ、バッファ回路を付加すればかえって
負荷駆動の応答は遅くなってしまう。一方負荷容量ＣＬ
がｌｐＦ程度に大きくなると、Ｃ−ＭＯＳ回路は駆動能
力が劣るため非常に遅くなシ遅延時間は軽負荷時の３〜
５倍となる。これに対して、バイポーラとＣ−ＭＯＳＯ
８複合バラフッを付加することによシ、付加回路部分も
含めた回路全体の遅延時間を軽負荷時のＣ−ＭＯＳ回路
の２〜３倍程度に短縮することができる。
従来のＣ−ＭＯＳバイポーラ複合ゲートは上述した利点
をもつ反面次に述べる様な欠点がある。第３図に示すよ
うなＣＭＯＳインバータにバイポーラトーテムポール型
バッファを接続したＣ−ＭＯＳバイポーラ複合ゲートの
ｎｐｎ ）ランジスタＱ４の出力端子すに次段ゲート、
例えばＭＯＳ）ランジスタＱ１ｏ ＋ Ｑｔｔから構成
されるＣ−ＭＯＳインバータを接続した回路の動作を考
えてみる。入力端子ａが低レベルになるとＰチャンネル
ＭＯＳ Ｆ Ｅ Ｔ Ｑｌが導通し、そのドレイン電流
によってｎｐｎ ）ランジスタＱ４のベース回シの容量
Ｃｐｏ 、 ＣＢＥ 、 ＣＣＢが充電され、ベース・
エミッタ間電圧がビルトイン電圧Ｖｌｌｌ Ｋなｐ ｎ
ｐｎ ）ランジスタＱ４のベース電流が流れはじめる。
をもつ反面次に述べる様な欠点がある。第３図に示すよ
うなＣＭＯＳインバータにバイポーラトーテムポール型
バッファを接続したＣ−ＭＯＳバイポーラ複合ゲートの
ｎｐｎ ）ランジスタＱ４の出力端子すに次段ゲート、
例えばＭＯＳ）ランジスタＱ１ｏ ＋ Ｑｔｔから構成
されるＣ−ＭＯＳインバータを接続した回路の動作を考
えてみる。入力端子ａが低レベルになるとＰチャンネル
ＭＯＳ Ｆ Ｅ Ｔ Ｑｌが導通し、そのドレイン電流
によってｎｐｎ ）ランジスタＱ４のベース回シの容量
Ｃｐｏ 、 ＣＢＥ 、 ＣＣＢが充電され、ベース・
エミッタ間電圧がビルトイン電圧Ｖｌｌｌ Ｋなｐ ｎ
ｐｎ ）ランジスタＱ４のベース電流が流れはじめる。
次にｎｐｎ ）ランジスタＱ４が動作し始めてからＰチ
ャンネルＭＯＳＦＥＴＱ、によってＣＰＤとＰチャンネ
ルＭＯＳＦＥＴＱｌ側のＣｃＢが更に充電されると同時
にドレイン電流のβ（バイポーラトランジスタのエミッ
タ接地電流増幅率）倍されたｎｐｎ ）ランジスタＱ４
のコレクタ電流によって、次段のＭＯＳトランジスタＱ
１６ｅＱ１１から構成されたＣ−ＭＯＳインバータの入
力容量Ｃ！、をはじめとする出力端子す回シの容量が充
電され右。容量の充電が終了したときの出力端子すの電
圧は、電源電圧（例えば５ｖ）からｎｐｎ トランジス
タＱ４のベースエミッタ電圧（通常０．６〜Ｏ，Ｓ Ｖ
）分だけ低い電圧（約４．２〜４．４Ｖ）Ｋなる。こ
の結果次段ゲート入力が高レベルとなＦ）ｎチャンネル
ＭＯＳトランジスタＱｏが導通する。一方、次段ゲート
のｐチャンネルＭＯＳ）ランジスタＱＩＧのゲートには
前段のｎｐｎ ）ランジスタＱ４のベースエミッタ電圧
的−０，６〜−αｓＶ（電源電圧と出力端子電圧の差）
が印加されることになる。通常エンハンスメント型ＭＯ
Ｓ）ランジスタの閾値電圧ＢＴｈｌは０．５〜０．８■
に選ばれるので前述のようにｐチャンネルＭＯＳ）ラン
ジスタＱ＋ｏのゲートに−０，６〜−〇、 Ｓ Ｖのベ
ース・エミッタ電圧が加えられると、ｐチャンネルＭＯ
ＳトランジスタＱｔｏも導通状態になる。従って、次段
のｐチャンネルＭＯＳトランジスタＱｓｏとｎチャンネ
ルＭＯＳトランジスタＱｌｌの両方が導通状態となり、
両トランジスタ間に慣通電流が流れ、その結果、ＬＳＩ
全体の消費電流増加を生じる。これはＣ−ＭＯＳとバイ
ポーラとを組み合わせてＣ−ＭＯＳの低消費電力とバイ
ポーラの高速性とを兼ね備えた回路を得ようとする当初
の目的と反する。尚、入力ａに高レベルが加えられ、ｎ
チャンネルＭＯＳトランジスタＱ３が導通した場合も同
様に、次段のＭＯＳトランジスタＱＩＯＩＱＩＩ間に慣
通電流が流れる。
ャンネルＭＯＳＦＥＴＱ、によってＣＰＤとＰチャンネ
ルＭＯＳＦＥＴＱｌ側のＣｃＢが更に充電されると同時
にドレイン電流のβ（バイポーラトランジスタのエミッ
タ接地電流増幅率）倍されたｎｐｎ ）ランジスタＱ４
のコレクタ電流によって、次段のＭＯＳトランジスタＱ
１６ｅＱ１１から構成されたＣ−ＭＯＳインバータの入
力容量Ｃ！、をはじめとする出力端子す回シの容量が充
電され右。容量の充電が終了したときの出力端子すの電
圧は、電源電圧（例えば５ｖ）からｎｐｎ トランジス
タＱ４のベースエミッタ電圧（通常０．６〜Ｏ，Ｓ Ｖ
）分だけ低い電圧（約４．２〜４．４Ｖ）Ｋなる。こ
の結果次段ゲート入力が高レベルとなＦ）ｎチャンネル
ＭＯＳトランジスタＱｏが導通する。一方、次段ゲート
のｐチャンネルＭＯＳ）ランジスタＱＩＧのゲートには
前段のｎｐｎ ）ランジスタＱ４のベースエミッタ電圧
的−０，６〜−αｓＶ（電源電圧と出力端子電圧の差）
が印加されることになる。通常エンハンスメント型ＭＯ
Ｓ）ランジスタの閾値電圧ＢＴｈｌは０．５〜０．８■
に選ばれるので前述のようにｐチャンネルＭＯＳ）ラン
ジスタＱ＋ｏのゲートに−０，６〜−〇、 Ｓ Ｖのベ
ース・エミッタ電圧が加えられると、ｐチャンネルＭＯ
ＳトランジスタＱｔｏも導通状態になる。従って、次段
のｐチャンネルＭＯＳトランジスタＱｓｏとｎチャンネ
ルＭＯＳトランジスタＱｌｌの両方が導通状態となり、
両トランジスタ間に慣通電流が流れ、その結果、ＬＳＩ
全体の消費電流増加を生じる。これはＣ−ＭＯＳとバイ
ポーラとを組み合わせてＣ−ＭＯＳの低消費電力とバイ
ポーラの高速性とを兼ね備えた回路を得ようとする当初
の目的と反する。尚、入力ａに高レベルが加えられ、ｎ
チャンネルＭＯＳトランジスタＱ３が導通した場合も同
様に、次段のＭＯＳトランジスタＱＩＯＩＱＩＩ間に慣
通電流が流れる。
以上述べたようにＣ−ＭＯＳバイポーラ複合ゲートにＣ
−ＭＯＳゲートを接続した場合に、バイポーラトランジ
スタのベース鳴エミッタ電圧が原因で次段ゲートの慣通
電流が生じるという問題点かある。
−ＭＯＳゲートを接続した場合に、バイポーラトランジ
スタのベース鳴エミッタ電圧が原因で次段ゲートの慣通
電流が生じるという問題点かある。
本発明は、バイポーラ参ＭＯＳ複合ゲートを含む回路に
関し、バイポーラトランジスタ出力に接続されるＭＯＳ
ゲートの閾値電圧をバイボー２トランジスタのベース・
エミッタ電圧よりも高くすることによシ、ＭＯＳゲート
の慣通電流の発生を防止したことに特徴を有している。
関し、バイポーラトランジスタ出力に接続されるＭＯＳ
ゲートの閾値電圧をバイボー２トランジスタのベース・
エミッタ電圧よりも高くすることによシ、ＭＯＳゲート
の慣通電流の発生を防止したことに特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
回路上は第３図の従来回路と変わらないがＰチャンネル
ＭＯＳＦＥＴＱ６とＮチャンネルＭＯＳ ＦＥＴＱ７で
構成される負荷Ｃ−ＭＯＳインバータの閾値がバイポー
ラトランジスタＱ４．ＱＳのＶＢＩＣより高くなってい
る。
ＭＯＳＦＥＴＱ６とＮチャンネルＭＯＳ ＦＥＴＱ７で
構成される負荷Ｃ−ＭＯＳインバータの閾値がバイポー
ラトランジスタＱ４．ＱＳのＶＢＩＣより高くなってい
る。
今、入力端子ａが低レベルになるとＰチャンネルＭＯＳ
）ランジスタＱ１が導通し、そのドレイン電流によって
ｎｐｎ）う／ジスタＱ４のベース回９の容量が充電され
、ベースエミッタ間電圧がビルトイン電圧的α６〜α８
ｖになｐ ｎｐｎ ）ランジスタＱ４のベース電流が流
れはじめる。次にドレイン電流の１倍されたｎｐｎ ）
ランジスタＱ４のコレクタ電流によって、次段のＭＯＳ
）ランジスタＱ、、Ｑγから構成され九〇−ＭＯＳイン
バータの入力容量をはじめとする出力端子す回りの容量
が充電される。
）ランジスタＱ１が導通し、そのドレイン電流によって
ｎｐｎ）う／ジスタＱ４のベース回９の容量が充電され
、ベースエミッタ間電圧がビルトイン電圧的α６〜α８
ｖになｐ ｎｐｎ ）ランジスタＱ４のベース電流が流
れはじめる。次にドレイン電流の１倍されたｎｐｎ ）
ランジスタＱ４のコレクタ電流によって、次段のＭＯＳ
）ランジスタＱ、、Ｑγから構成され九〇−ＭＯＳイン
バータの入力容量をはじめとする出力端子す回りの容量
が充電される。
容量の充電が終了したときの出力端子すの電圧は電源電
圧（例えば５Ｖ）からｎｐｎト９ンジスタＱ４のベース
・エミッタ電圧（通常０．６〜０．８ Ｖ ）分だけ低
い電圧になる。この為ｐチャンネルＭＯＳトランジスタ
Ｑ６の閾値電圧がバイポーラトランジスタＱ＝ 、 Ｑ
ｓのベース・エミッタ電圧よシ低い−０，５〜−ｏ、ｌ
に設定されているとｐチャンネルＭＯＳトランジスタＱ
・は導通状態になり、ＭＯＳ）ランジスタＱｓ、Ｑγ間
に慣通電流が流れてしまう。また、入力端子ａが高レベ
ルになると同様にしてＭＯＳトランジス２９丁が導通状
態にな、９．ＭＯＳトランジスタＱｓ、Ｑｒ間に慣通電
流が流れてしまう。従ってｎｐｎ ）ランジスタＱａ
、Ｑｓのベースエミッタ電圧でＭＯＳ）ランジスタＱｓ
ｔＱγが導通状態にならないように、ＭＯＳトランジス
タＱｓ、（ｈの閾値電圧をｎｐｎ ）ランジスタＱ４．
Ｑ５のエミッタ・ベース電圧よりも高く設定する。この
とき、閾値電圧を高くする程ＭＯＳトランジスタＱ−，
Ｑ７を流れるリーク電流を少なくできるが、一方、ＭＯ
ＳトランジスタＱ６．Ｑ？で構成されたインバータ回路
の動作速度が遅くなるため、必要以上に閾値電圧を高く
することは好ましくない。通常、ベースエミッタ電圧１
Ｖｎｘｌよりも０．１〜０．３ｖ高く選ぶことにより動
作速度の低下も問題なくリーク電流を極めて少なくでき
る。例えばベース脅エミッタ電圧ＶＢＩＣが０、７ Ｖ
のときＭｏｔｈ）ランジスタの閾値電圧ＩＶＴｈｌを１
．０■に設定すれば閾値電圧をＱ、 ７ Ｖにした場合
よりもリーク電流を約３桁少なくできる。
圧（例えば５Ｖ）からｎｐｎト９ンジスタＱ４のベース
・エミッタ電圧（通常０．６〜０．８ Ｖ ）分だけ低
い電圧になる。この為ｐチャンネルＭＯＳトランジスタ
Ｑ６の閾値電圧がバイポーラトランジスタＱ＝ 、 Ｑ
ｓのベース・エミッタ電圧よシ低い−０，５〜−ｏ、ｌ
に設定されているとｐチャンネルＭＯＳトランジスタＱ
・は導通状態になり、ＭＯＳ）ランジスタＱｓ、Ｑγ間
に慣通電流が流れてしまう。また、入力端子ａが高レベ
ルになると同様にしてＭＯＳトランジス２９丁が導通状
態にな、９．ＭＯＳトランジスタＱｓ、Ｑｒ間に慣通電
流が流れてしまう。従ってｎｐｎ ）ランジスタＱａ
、Ｑｓのベースエミッタ電圧でＭＯＳ）ランジスタＱｓ
ｔＱγが導通状態にならないように、ＭＯＳトランジス
タＱｓ、（ｈの閾値電圧をｎｐｎ ）ランジスタＱ４．
Ｑ５のエミッタ・ベース電圧よりも高く設定する。この
とき、閾値電圧を高くする程ＭＯＳトランジスタＱ−，
Ｑ７を流れるリーク電流を少なくできるが、一方、ＭＯ
ＳトランジスタＱ６．Ｑ？で構成されたインバータ回路
の動作速度が遅くなるため、必要以上に閾値電圧を高く
することは好ましくない。通常、ベースエミッタ電圧１
Ｖｎｘｌよりも０．１〜０．３ｖ高く選ぶことにより動
作速度の低下も問題なくリーク電流を極めて少なくでき
る。例えばベース脅エミッタ電圧ＶＢＩＣが０、７ Ｖ
のときＭｏｔｈ）ランジスタの閾値電圧ＩＶＴｈｌを１
．０■に設定すれば閾値電圧をＱ、 ７ Ｖにした場合
よりもリーク電流を約３桁少なくできる。
第２図は本発明の他の実施例の回路図である。
第１図の一実施例にくらべ、回路上は出力端子すに接続
されるＮチャンネルＭＯＳ ＦＥＴ Ｑ、、Ｑ、による
負荷インバータが異っているだけである。入力端子ａが
高レベルになるとｎチャンネルＭＯＳトランジスタＱ３
が導通し、そのドレイン電流によりてｎｐｎ ）ランジ
スタＱｓのベース回りの容量が充電され、ベースエミッ
タ間電圧がビルトイン電圧になるとｎｐｎ トランジス
タＱｓのベース電流が流れはじめる。次に１ ドレイン
電流の１倍されたｎｐｎトランジスタＱ、のコレクタ電
流によシ放寛がすすみ、出力端子すは低レベルになる。
されるＮチャンネルＭＯＳ ＦＥＴ Ｑ、、Ｑ、による
負荷インバータが異っているだけである。入力端子ａが
高レベルになるとｎチャンネルＭＯＳトランジスタＱ３
が導通し、そのドレイン電流によりてｎｐｎ ）ランジ
スタＱｓのベース回りの容量が充電され、ベースエミッ
タ間電圧がビルトイン電圧になるとｎｐｎ トランジス
タＱｓのベース電流が流れはじめる。次に１ ドレイン
電流の１倍されたｎｐｎトランジスタＱ、のコレクタ電
流によシ放寛がすすみ、出力端子すは低レベルになる。
放電が終了したときの出力端子すの電位は、接地電圧か
らｎｐｎトランジスタＱｓのベース脅エミッタ電圧（ｏ
、６〜α８■）高くなる。この為ＭＯＳトランジスタＱ
。
らｎｐｎトランジスタＱｓのベース脅エミッタ電圧（ｏ
、６〜α８■）高くなる。この為ＭＯＳトランジスタＱ
。
の閾値電圧１ｖＴｈｌが０．５〜Ｏ，Ｓ Ｖに設定され
ていると端子すが低レベルであってもＭＯＳ）ランジス
タＱｓ、Ｑ＝間には慣通電流が流れ、出力Ｃの電圧レベ
ルが不安定になる。従って、ｎｐｎトランジスタＱｉの
ベースエミッタ電圧でＭＯＳ）ランジスタＱｓが導通状
態にならないように、ＭＯＳトランジスタＱ会の閾値電
圧１Ｖｔｈｌをｎｐｎ トランジスタＱ、のベースエミ
ッタ電圧よりも高く設定する。その割合は第１図に示し
た一実施例と同様、ベースエミッタ電圧Ｉ ＶＢＫ ｌ
よすもＯ，１〜０．３ｖ高くすることが好ましい。
ていると端子すが低レベルであってもＭＯＳ）ランジス
タＱｓ、Ｑ＝間には慣通電流が流れ、出力Ｃの電圧レベ
ルが不安定になる。従って、ｎｐｎトランジスタＱｉの
ベースエミッタ電圧でＭＯＳ）ランジスタＱｓが導通状
態にならないように、ＭＯＳトランジスタＱ会の閾値電
圧１Ｖｔｈｌをｎｐｎ トランジスタＱ、のベースエミ
ッタ電圧よりも高く設定する。その割合は第１図に示し
た一実施例と同様、ベースエミッタ電圧Ｉ ＶＢＫ ｌ
よすもＯ，１〜０．３ｖ高くすることが好ましい。
以上述べた実施例はバイポーラバッファ回路の出力にＭ
ＯＳ）ランジスタで構成されたインバータ回路を接続し
た例であるが、ＮＯＲ，ＮＡＮＤ等のＭＯＳ）ランジス
タを含む素子で構成された回路を接続した場合にも同様
な効果が得られる。また閾値電圧ｌＶ’ｒｈｌをベース
エミッタ電圧よりもどれだけ高く設定するから回路の設
計目的によシ異なり、必ずしも上述の実施例で述べた０
、１〜０，３■の範囲に留まるものではない。
ＯＳ）ランジスタで構成されたインバータ回路を接続し
た例であるが、ＮＯＲ，ＮＡＮＤ等のＭＯＳ）ランジス
タを含む素子で構成された回路を接続した場合にも同様
な効果が得られる。また閾値電圧ｌＶ’ｒｈｌをベース
エミッタ電圧よりもどれだけ高く設定するから回路の設
計目的によシ異なり、必ずしも上述の実施例で述べた０
、１〜０，３■の範囲に留まるものではない。
以上説明したように本発明は、バイポーラ・ＭＯＳ複合
ゲートを含む回路に関し、バイポーラトランジスタ出力
に接続されるＭＯＳゲートの閾値電圧をバイポーラトラ
ンジスタのベースエミッタ電圧よりも高くすることによ
シ、ＭＯＳゲートの慣通電流の発生を防止し、Ｃ−ＭＯ
Ｓの低消費電力、バイポーラの高速性とを兼ね備えたバ
イポーラ−ＭＯＳ複合回路を提供できる。
ゲートを含む回路に関し、バイポーラトランジスタ出力
に接続されるＭＯＳゲートの閾値電圧をバイポーラトラ
ンジスタのベースエミッタ電圧よりも高くすることによ
シ、ＭＯＳゲートの慣通電流の発生を防止し、Ｃ−ＭＯ
Ｓの低消費電力、バイポーラの高速性とを兼ね備えたバ
イポーラ−ＭＯＳ複合回路を提供できる。
第１図は本発明の一実施例を説明する回路図、第２図は
本発明の他の実施例を説明する回路図、第３図、第４図
は従来のバイポーラＣ−ＭＯＳ′ａ合回路を説明する回
路図である。 Ｑｂ Ｑｔ’ｔ Ｑｔ。・・・・・・ｐチャンネルＭＯ
ＳＦＥＴ％Ｑ２１Ｑｚ’ ＋ Ｑｓ ＋ Ｑ３’！ Ｑ
ｌｌ ”・・ｎチャンネルＭＯＳＦＥＴ。 Ｑ４．ＱＳ・・・・・・ｎｐｎバイポーラトランジスタ
、Ｑｓ・・・・・・高い閾値電圧のｐチャンネルＭＯＳ
ＦＥＴ％Ｑ７．Ｑ９・・・・・・高い閾値電圧のｎチャ
ンネル間０８ ＦＥＴ、 Ｑａ・・・・・・負荷ＭＯＳ
ＦＥＴ、Ｒ・・・・・・抵抗。 代理人 弁理士 内 原 晋 ゛二第１図 第２図
本発明の他の実施例を説明する回路図、第３図、第４図
は従来のバイポーラＣ−ＭＯＳ′ａ合回路を説明する回
路図である。 Ｑｂ Ｑｔ’ｔ Ｑｔ。・・・・・・ｐチャンネルＭＯ
ＳＦＥＴ％Ｑ２１Ｑｚ’ ＋ Ｑｓ ＋ Ｑ３’！ Ｑ
ｌｌ ”・・ｎチャンネルＭＯＳＦＥＴ。 Ｑ４．ＱＳ・・・・・・ｎｐｎバイポーラトランジスタ
、Ｑｓ・・・・・・高い閾値電圧のｐチャンネルＭＯＳ
ＦＥＴ％Ｑ７．Ｑ９・・・・・・高い閾値電圧のｎチャ
ンネル間０８ ＦＥＴ、 Ｑａ・・・・・・負荷ＭＯＳ
ＦＥＴ、Ｒ・・・・・・抵抗。 代理人 弁理士 内 原 晋 ゛二第１図 第２図
Claims (1)
- １、第１の電源端と出力端にコレクタ、エミッタがそれ
ぞれ接続され、第１の入力端にベースが接続された第１
のバイポーラトランジスタと、前記出力端と第２の電源
端にそれぞれコレクタ、エミッタが接続され、第２の入
力端にベースが接続された第２のバイポーラトランジス
タと前記出力端に接続された負荷ＭＯＳ回路とを含み前
記負荷ＭＯＳ回路を構成するトランジスタの閾値電圧の
絶対値が前記第１および第２のバイポーラトランジスタ
のエミッタ−ベース接合のビルトイン電圧よりも高いこ
とを特徴とする半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207112A JPS6362411A (ja) | 1986-09-02 | 1986-09-02 | 半導体回路 |
| US07/092,262 US4806797A (en) | 1986-09-02 | 1987-09-02 | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207112A JPS6362411A (ja) | 1986-09-02 | 1986-09-02 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362411A true JPS6362411A (ja) | 1988-03-18 |
Family
ID=16534395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207112A Pending JPS6362411A (ja) | 1986-09-02 | 1986-09-02 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4806797A (ja) |
| JP (1) | JPS6362411A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931797A (en) * | 1987-11-11 | 1990-06-05 | Matsushita Electric Industrial Co., Ltd. | Folding circuit and serial-type A/D converter |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| JP2696991B2 (ja) * | 1988-09-26 | 1998-01-14 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| JPH02159818A (ja) * | 1988-12-13 | 1990-06-20 | Toshiba Corp | 半導体集積回路 |
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| US5434519A (en) * | 1994-10-11 | 1995-07-18 | International Business Machines Corporation | Self-resetting CMOS off-chip driver |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128715A (ja) * | 1983-12-15 | 1985-07-09 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (6)
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|---|---|---|---|---|
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| JPH0616585B2 (ja) * | 1983-12-16 | 1994-03-02 | 株式会社日立製作所 | バツフア回路 |
| JPH07107973B2 (ja) * | 1984-03-26 | 1995-11-15 | 株式会社日立製作所 | スイツチング回路 |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4682054A (en) * | 1986-06-27 | 1987-07-21 | Motorola, Inc. | BICMOS driver with output voltage swing enhancement |
-
1986
- 1986-09-02 JP JP61207112A patent/JPS6362411A/ja active Pending
-
1987
- 1987-09-02 US US07/092,262 patent/US4806797A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128715A (ja) * | 1983-12-15 | 1985-07-09 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4806797A (en) | 1989-02-21 |
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