JPS6239450B2 - - Google Patents
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- Publication number
- JPS6239450B2 JPS6239450B2 JP55005564A JP556480A JPS6239450B2 JP S6239450 B2 JPS6239450 B2 JP S6239450B2 JP 55005564 A JP55005564 A JP 55005564A JP 556480 A JP556480 A JP 556480A JP S6239450 B2 JPS6239450 B2 JP S6239450B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- stack
- gate
- program
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、主としてプログラム・メモリとして
動作する読み出し専用メモリ（ROM）を含む情
報処理装置に関し、特にソフトウエアの開発及び
評価用に使用される情報処理装置に関する。
動作する読み出し専用メモリ（ROM）を含む情
報処理装置に関し、特にソフトウエアの開発及び
評価用に使用される情報処理装置に関する。
近年、集積回路技術の進歩により、プログラ
ム・メモリ、データ・メモリ（RAM）及び中央
処理装置（CPU）等を同一半導体基板上に集積
化したシングル・チツプ・マイクロコンピユータ
が実用化されている。このシングル・チツプ・マ
イクロコンピユータは、電源が供給されていない
時にでもプログラムの内容を保持しておかねばな
らないために、プログラム・メモリはスタテイツ
クなROMで構成されている。このため、ROMに
書き込んだプログラムは容易に変更することがで
きない。従つて、シングル・チツプ・マイクロコ
ンピユータのプログラムを作成及び評価する段階
では、目的とするシングル・チツプ・マイクロコ
ンピユータと同一のアーキテクチヤーを有し、た
だプログラム・メモリ（ROM）だけを外部のメ
モリで代用するという、所謂評価用マイクロコン
ピユータ（以下評価用チツプという）を使用し
て、プログラムの開発及び評価を行うのが一般的
である。
ム・メモリ、データ・メモリ（RAM）及び中央
処理装置（CPU）等を同一半導体基板上に集積
化したシングル・チツプ・マイクロコンピユータ
が実用化されている。このシングル・チツプ・マ
イクロコンピユータは、電源が供給されていない
時にでもプログラムの内容を保持しておかねばな
らないために、プログラム・メモリはスタテイツ
クなROMで構成されている。このため、ROMに
書き込んだプログラムは容易に変更することがで
きない。従つて、シングル・チツプ・マイクロコ
ンピユータのプログラムを作成及び評価する段階
では、目的とするシングル・チツプ・マイクロコ
ンピユータと同一のアーキテクチヤーを有し、た
だプログラム・メモリ（ROM）だけを外部のメ
モリで代用するという、所謂評価用マイクロコン
ピユータ（以下評価用チツプという）を使用し
て、プログラムの開発及び評価を行うのが一般的
である。
通常、同一アーキテクチヤーを有し、データ・
メモリ、プログラム・メモリ、入出力ポート等が
夫々容量の異なる数種類のマイクロコンピユータ
チツプをグループとして市販している。このた
め、ユーザーはそのグループの中から最も使用目
的に適うものを選択して購入することができる。
メモリ、プログラム・メモリ、入出力ポート等が
夫々容量の異なる数種類のマイクロコンピユータ
チツプをグループとして市販している。このた
め、ユーザーはそのグループの中から最も使用目
的に適うものを選択して購入することができる。
一方、マイクロコンピユータの供給者は、アー
キテクチヤーが同一なのでそのグループ内で最大
容量を有する大型のマイクロコンピユータと同等
の容量を有する評価用チツプを供給することによ
り、グループ内の全てのマイクロコンピユータの
ソフトウエアを開発、評価することができる。た
とえば、プログラム・メモリが1Kバイト、デー
タ・メモリが64ワード、スタツクレベルが１、入
出力ポートが８ビツトからなるマイクロコンピユ
ータＡと、これと同一のアーキテクチヤーを有し
プログラム・メモリが2Kバイト、データ・メモ
リが32ワード、スタツクレベルが３、入出力ポー
トが10ビツトであるマイクロコンピユータＢとが
あればその評価用チツプＣとしては、プログラ
ム・メモリが2Kバイト、データ・メモリが64ワ
ード、スタツク・レベルが３、及び入出力ポート
が10ビツトのものであれば、マイクロコンピユー
タＡ、Ｂ両品種のソフトウエアの評価が可能であ
る。
キテクチヤーが同一なのでそのグループ内で最大
容量を有する大型のマイクロコンピユータと同等
の容量を有する評価用チツプを供給することによ
り、グループ内の全てのマイクロコンピユータの
ソフトウエアを開発、評価することができる。た
とえば、プログラム・メモリが1Kバイト、デー
タ・メモリが64ワード、スタツクレベルが１、入
出力ポートが８ビツトからなるマイクロコンピユ
ータＡと、これと同一のアーキテクチヤーを有し
プログラム・メモリが2Kバイト、データ・メモ
リが32ワード、スタツクレベルが３、入出力ポー
トが10ビツトであるマイクロコンピユータＢとが
あればその評価用チツプＣとしては、プログラ
ム・メモリが2Kバイト、データ・メモリが64ワ
ード、スタツク・レベルが３、及び入出力ポート
が10ビツトのものであれば、マイクロコンピユー
タＡ、Ｂ両品種のソフトウエアの評価が可能であ
る。
しかしながら、かかる評価用チツプＣはグルー
プ内のすべての品種の評価には“必要”ではある
が“充分”とは言えない。なぜなら、前記のマイ
クロコンピユータＡのソフトウエア開発に上記の
評価用チツプＣを使用した場合に、誤つて、スタ
ツクを２レベル以上使用するとがある。この場
合、評価用チツプＣには、マイクロコンピユータ
Ｂの評価も可能な様にスタツクのレベルは３レベ
ルまで用意されているのでソフトウエア開発段階
では正常に動作する。しかしながら、このように
して開発したプログラムを実際にマイクロコンピ
ユータＡのROM内に組み込んでも正常な動作は
得られない。従つて、プログラムを再検討し、誤
りの個所を発見し、再度ROMに組みこまなけれ
ばならず、時間と費用の大きな損失を招く結果と
なつていた。
プ内のすべての品種の評価には“必要”ではある
が“充分”とは言えない。なぜなら、前記のマイ
クロコンピユータＡのソフトウエア開発に上記の
評価用チツプＣを使用した場合に、誤つて、スタ
ツクを２レベル以上使用するとがある。この場
合、評価用チツプＣには、マイクロコンピユータ
Ｂの評価も可能な様にスタツクのレベルは３レベ
ルまで用意されているのでソフトウエア開発段階
では正常に動作する。しかしながら、このように
して開発したプログラムを実際にマイクロコンピ
ユータＡのROM内に組み込んでも正常な動作は
得られない。従つて、プログラムを再検討し、誤
りの個所を発見し、再度ROMに組みこまなけれ
ばならず、時間と費用の大きな損失を招く結果と
なつていた。
本発明は、上記欠点に鑑みなされたもので、ス
タツク・レベルの異なる数のマイクロコンピユー
タに対して、誤りなく夫々のプログラムを開発評
価する評価用チツプを有する情報処理装置を提供
することを目的とする。
タツク・レベルの異なる数のマイクロコンピユー
タに対して、誤りなく夫々のプログラムを開発評
価する評価用チツプを有する情報処理装置を提供
することを目的とする。
本発明の情報処理装置は複数段接続されたアド
レス退避用レジスタと、このアドレス退避用レジ
スタの接続段数を切り替える手段と、この手段に
接続すべきアドレス退避用レジスタの段数を指示
する制御信号を供給する手段とを有する。
レス退避用レジスタと、このアドレス退避用レジ
スタの接続段数を切り替える手段と、この手段に
接続すべきアドレス退避用レジスタの段数を指示
する制御信号を供給する手段とを有する。
以下図面を参照しながら本発明の一実施例の詳
細な説明を行う。
細な説明を行う。
第１図は、本発明のマイクロコンピユータ評価
用としての情報処理装置の一実施例を示す集積回
路の要部ブロツク図である。
用としての情報処理装置の一実施例を示す集積回
路の要部ブロツク図である。
同図上ではマイクロコンピユータに必要な
CPU、データ・メモリ（ROM）、Ｉ／Ｏポート等
の回路ブロツクは省略してあるが、これらは一般
に公知である機能回路が使用できる。
CPU、データ・メモリ（ROM）、Ｉ／Ｏポート等
の回路ブロツクは省略してあるが、これらは一般
に公知である機能回路が使用できる。
プログラム・カウンタ（以下PCという）２は
実行すべきプログラム命令が格納されているプロ
グラムメモリ（ROM）１の番地を指定する。ｎ
ビツト並列のシフト・レジスタ（以下SRとい
う）１０は、PUSH（書き込み）信号２０が出力
されると、SR１０の内容を例えば絶縁ゲート型
トランジスタＡで構成されたゲート回路７に出力
し、PC２から出力された内容を記憶する。ま
た、POP（読み出し）信号２１が出力される
と、SR１０で記憶しているデータを内部バス２
３に読み出し、ゲート７またはゲート３からの出
力データを記憶する。端子２２はスタツク・レベ
ル切り換え信号が入力される端子で、必要なスタ
ツク・レベルが１レベルの場合は、“Ｌ”レベル
信号が、また、３レベルの場合は、“Ｈ”レベル
信号がスイツチの切り替え等で供給される。
実行すべきプログラム命令が格納されているプロ
グラムメモリ（ROM）１の番地を指定する。ｎ
ビツト並列のシフト・レジスタ（以下SRとい
う）１０は、PUSH（書き込み）信号２０が出力
されると、SR１０の内容を例えば絶縁ゲート型
トランジスタＡで構成されたゲート回路７に出力
し、PC２から出力された内容を記憶する。ま
た、POP（読み出し）信号２１が出力される
と、SR１０で記憶しているデータを内部バス２
３に読み出し、ゲート７またはゲート３からの出
力データを記憶する。端子２２はスタツク・レベ
ル切り換え信号が入力される端子で、必要なスタ
ツク・レベルが１レベルの場合は、“Ｌ”レベル
信号が、また、３レベルの場合は、“Ｈ”レベル
信号がスイツチの切り替え等で供給される。
ここで、シフトレジスタ１０，１１，１２は
夫々本実施例で使用されるスタツクレジスタとし
て使用されるもので、例えば処理中のプログラム
がサブルーチンにジヤンプする時や、割り込み命
令を実行する時等、現在まで処理したプログラム
の最終アドレス（場合によつてはその次の新アド
レス）を一時退避させておくためのレジスタであ
る。又、スタツクレベルとは１アドレス分の退避
が可能なものを１レベル、３アドレス分の退避が
可能なものを３レベルと呼び、本実施例は、３レ
ベルまで退避可能なスタツクレジスタを有する例
を提示する。
夫々本実施例で使用されるスタツクレジスタとし
て使用されるもので、例えば処理中のプログラム
がサブルーチンにジヤンプする時や、割り込み命
令を実行する時等、現在まで処理したプログラム
の最終アドレス（場合によつてはその次の新アド
レス）を一時退避させておくためのレジスタであ
る。又、スタツクレベルとは１アドレス分の退避
が可能なものを１レベル、３アドレス分の退避が
可能なものを３レベルと呼び、本実施例は、３レ
ベルまで退避可能なスタツクレジスタを有する例
を提示する。
ゲート３は、絶縁ゲート型トランジスタで構成
され、端子２２から“Ｌ”レベル信号が供給さ
れ、かつPOP信号２１が加えられた時のみAND
ゲート４から“Ｈ”レベルが出力されゲートが開
かれる。これにより内部バス２３がゲート３を介
してSR１０に接続される。ゲート７も端子２２
から“Ｈ”レベル信号が印加されている時に、
POP信号２１が出力されANDゲート６が開かれ
るか、または、単にPUSH信号２０が出力された
場合にのみ、ORゲートを介して“Ｈ”レベルが
印加されゲートが開かれ、SR１０とSR１１とが
接続される。SR１１及びSR１２はSR１０と同じ
構造をもつシフトレジスタでPUSH信号２０が出
力されるとSR１１の内容はSR１２に記憶され、
同時にSR１１にはゲート７を介してSR１０の出
力データが記憶される。POP信号２１が出力さ
れた場合、もし端子２２から“Ｈ”レベル信号が
加えられていればSR１１の内容はゲート７を介
してSR１０に記憶され、SR１１にはSR１２の内
容が記憶される。
され、端子２２から“Ｌ”レベル信号が供給さ
れ、かつPOP信号２１が加えられた時のみAND
ゲート４から“Ｈ”レベルが出力されゲートが開
かれる。これにより内部バス２３がゲート３を介
してSR１０に接続される。ゲート７も端子２２
から“Ｈ”レベル信号が印加されている時に、
POP信号２１が出力されANDゲート６が開かれ
るか、または、単にPUSH信号２０が出力された
場合にのみ、ORゲートを介して“Ｈ”レベルが
印加されゲートが開かれ、SR１０とSR１１とが
接続される。SR１１及びSR１２はSR１０と同じ
構造をもつシフトレジスタでPUSH信号２０が出
力されるとSR１１の内容はSR１２に記憶され、
同時にSR１１にはゲート７を介してSR１０の出
力データが記憶される。POP信号２１が出力さ
れた場合、もし端子２２から“Ｈ”レベル信号が
加えられていればSR１１の内容はゲート７を介
してSR１０に記憶され、SR１１にはSR１２の内
容が記憶される。
次に本実施例の具体的な動作について説明す
る。まず、１レベルのスタツクを有するマイクロ
コンピユータのソフトウエアを開発する場合につ
いて説明する。
る。まず、１レベルのスタツクを有するマイクロ
コンピユータのソフトウエアを開発する場合につ
いて説明する。
PC２が指定したROM１の番地にサブルーチ
ン・コール命令が設定されていた場合、PUSH信
号２０が出力されPC２の内容はSR１０に記憶さ
れ、以前のSR１０の内容はSR１１に、また以前
のSR１１の内容はSR１２に記憶される。ここで
開発用プログラム等の誤りによつて再度PUSH信
号２０が出力されると、前述と同様にPC２の内
容はSR１０に、またSR１０の以前の内容はSR１
１に順次転送される。この時は外部のスイツチ制
御等により端子２２からほ“Ｌ”レベル信号が供
給されているのでサブルーチン処理が終了しリタ
ーン命令が実行されると、SR１０の内容はPC２
に転送され、PC２で＋１演算された後、ROM１
の番地を指定しそのプログラムを実行する。つま
り、一番最近実行されたサブルーチン・コール命
令の次の番地から実行を開始する。しかし、この
とき、端子２２は“Ｌ”レベルであるからPOP
信号２１が出力されてもゲート７は開かず、ゲー
ト３のみが開く。このためSR１０には、今PC２
１に出力した内容が再度記憶されることとなる。
この結果リターン命令を実行してもSR１０の内
容は変化しない。この状態で再度リターン命令が
実行される時、PC２には最初に実行したサブル
ーチン・コール命令の正しい戻り番地が設定され
てはおらず、再度２度目のサブルーチン・コール
命令の戻り番地が読み出され、それによつて以前
と同一のプログラムが実行される。従つてプログ
ラムは意図した通りの処理が実行されていないこ
とを知り、プログラムの開発においてスタツクレ
ベルの誤りを犯したことを認識できる。
ン・コール命令が設定されていた場合、PUSH信
号２０が出力されPC２の内容はSR１０に記憶さ
れ、以前のSR１０の内容はSR１１に、また以前
のSR１１の内容はSR１２に記憶される。ここで
開発用プログラム等の誤りによつて再度PUSH信
号２０が出力されると、前述と同様にPC２の内
容はSR１０に、またSR１０の以前の内容はSR１
１に順次転送される。この時は外部のスイツチ制
御等により端子２２からほ“Ｌ”レベル信号が供
給されているのでサブルーチン処理が終了しリタ
ーン命令が実行されると、SR１０の内容はPC２
に転送され、PC２で＋１演算された後、ROM１
の番地を指定しそのプログラムを実行する。つま
り、一番最近実行されたサブルーチン・コール命
令の次の番地から実行を開始する。しかし、この
とき、端子２２は“Ｌ”レベルであるからPOP
信号２１が出力されてもゲート７は開かず、ゲー
ト３のみが開く。このためSR１０には、今PC２
１に出力した内容が再度記憶されることとなる。
この結果リターン命令を実行してもSR１０の内
容は変化しない。この状態で再度リターン命令が
実行される時、PC２には最初に実行したサブル
ーチン・コール命令の正しい戻り番地が設定され
てはおらず、再度２度目のサブルーチン・コール
命令の戻り番地が読み出され、それによつて以前
と同一のプログラムが実行される。従つてプログ
ラムは意図した通りの処理が実行されていないこ
とを知り、プログラムの開発においてスタツクレ
ベルの誤りを犯したことを認識できる。
次に端子２２から“Ｈ”レベル信号を供給する
と、ゲート３は開くことがなく、また、POP信
号２１が出力された場合には必ずゲート７が開く
ので、スタツク・レベルとして３レベルを有する
プログラムの開発評価ができる。
と、ゲート３は開くことがなく、また、POP信
号２１が出力された場合には必ずゲート７が開く
ので、スタツク・レベルとして３レベルを有する
プログラムの開発評価ができる。
以上説明した様に本実施例によれば、プログラ
ムを評価する前にまず第１図の端子２２から所望
のスタツク・レベルを指定する信号を供給するこ
とにより、評価チツプが評価すべきマイクロコン
ピユータより多くのスタツク・レベルを有してい
る場合、評価すべきプログラムが実際のスタツ
ク・レベルを超えて使用されても、その誤りを早
期に発見でき、プログラムを正しく評価できると
いう利点がある。
ムを評価する前にまず第１図の端子２２から所望
のスタツク・レベルを指定する信号を供給するこ
とにより、評価チツプが評価すべきマイクロコン
ピユータより多くのスタツク・レベルを有してい
る場合、評価すべきプログラムが実際のスタツ
ク・レベルを超えて使用されても、その誤りを早
期に発見でき、プログラムを正しく評価できると
いう利点がある。
なお、実施例の第１図で、スタツク・レベルが
１レベルの場合にPOP信号２１が出力されて
も、ゲート３を使用してSR１０の内容が変化し
ない様にしたのは、通常のマイクロコンピユータ
のスタツク・レベルが１レベルの場合、そのスタ
ツク・レジスタとしてシフト・レジスタではなく
単なるリード・ライト・レジスタが使用される場
合が多いからである。リード・ライト・レジスタ
で構成されたスタツク・レジスタは、たとえ
POP信号が出力されてもその内容が変化するこ
とはない。従つて第１図の実施例ではスタツク・
レベルが１レベルの場合でもそれ以上の場合でも
実際の品種に使用されるリード・ライト・レジス
タの動作を忠実にシミユレートすることができ
る。更に、本実施例において初段のスタツク・レ
ジスタ１０を上述のリード・ライト・レジスタで
構成してもよい。この場合ゲート３は不要となる
ことは明らかである。又、スタツク・レジスタ１
０に同一アドレスを再書き込みするためゲート３
を介して内部バス２３をスタツク・レジスタ１０
に接続する構成は省略してもよい。何故ならば、
スタツク・レベルを１レベルで使用する場合には
後段スタツク・レジスタ１１，１２を接続するゲ
ート７は常に閉じられた状態に保持されている。
従つてスタツク・レジスタ１０に保持されている
アドレスが一度出力されるとこのレジスタ１０の
内容はクリアされるか、もしくは他のデータに変
わつてしまうため、次のリターン命令が実行され
る時は所望の動作をしない。このため、操作者は
開発プログラムにスタツク・レベルの誤りがあつ
たことを容易に認識することができる。
１レベルの場合にPOP信号２１が出力されて
も、ゲート３を使用してSR１０の内容が変化し
ない様にしたのは、通常のマイクロコンピユータ
のスタツク・レベルが１レベルの場合、そのスタ
ツク・レジスタとしてシフト・レジスタではなく
単なるリード・ライト・レジスタが使用される場
合が多いからである。リード・ライト・レジスタ
で構成されたスタツク・レジスタは、たとえ
POP信号が出力されてもその内容が変化するこ
とはない。従つて第１図の実施例ではスタツク・
レベルが１レベルの場合でもそれ以上の場合でも
実際の品種に使用されるリード・ライト・レジス
タの動作を忠実にシミユレートすることができ
る。更に、本実施例において初段のスタツク・レ
ジスタ１０を上述のリード・ライト・レジスタで
構成してもよい。この場合ゲート３は不要となる
ことは明らかである。又、スタツク・レジスタ１
０に同一アドレスを再書き込みするためゲート３
を介して内部バス２３をスタツク・レジスタ１０
に接続する構成は省略してもよい。何故ならば、
スタツク・レベルを１レベルで使用する場合には
後段スタツク・レジスタ１１，１２を接続するゲ
ート７は常に閉じられた状態に保持されている。
従つてスタツク・レジスタ１０に保持されている
アドレスが一度出力されるとこのレジスタ１０の
内容はクリアされるか、もしくは他のデータに変
わつてしまうため、次のリターン命令が実行され
る時は所望の動作をしない。このため、操作者は
開発プログラムにスタツク・レベルの誤りがあつ
たことを容易に認識することができる。
また、第１図の実施例では、スタツクの切り換
えを１レベルと３レベルにしてあるが、このスタ
ツク・レベルとしては任意のものが使用できる。
また、スタツク・レベルの切り換えを２段階に設
定したが、これも端子数を増やして、３段階以上
の所望段を制御してもよい。更に切り換えの組み
合わせが多い場合には、内部にデコーダを設け
て、スタツク・レベル指定のための外部端子数を
減らすことも可能であることは明らかであろう。
えを１レベルと３レベルにしてあるが、このスタ
ツク・レベルとしては任意のものが使用できる。
また、スタツク・レベルの切り換えを２段階に設
定したが、これも端子数を増やして、３段階以上
の所望段を制御してもよい。更に切り換えの組み
合わせが多い場合には、内部にデコーダを設け
て、スタツク・レベル指定のための外部端子数を
減らすことも可能であることは明らかであろう。
第１図は、本発明の一実施例を示すプログラム
開発用の情報処理装置の要部ブロツク図である。 １……プログラム・メモリ、２……プログラ
ム・カウンタ、３，７……ゲート、４，６……
ANDゲート、５……ORゲート、１０，１１，１
２……ｎビツト並列双方向シフト・レジスタ、２
０……PUSH信号、２１……POP信号、２２……
端子、２３……内部バス。
開発用の情報処理装置の要部ブロツク図である。 １……プログラム・メモリ、２……プログラ
ム・カウンタ、３，７……ゲート、４，６……
ANDゲート、５……ORゲート、１０，１１，１
２……ｎビツト並列双方向シフト・レジスタ、２
０……PUSH信号、２１……POP信号、２２……
端子、２３……内部バス。
Claims (1)
- １ 情報を記憶するメモリの番地を指定する番地
指定手段と、該番地指定手段から出力される前記
番地を必要に応じて順次記憶するために縦続接続
された複数の記憶部と、該複数の記憶部のうち任
意の記憶部間に設けられた転送ゲート手段と、外
部から印加される信号に基いて前記転送ゲート手
段の開閉を制御する手段とを有し、ソフトウエア
の開発および評価に使用されることを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP556480A JPS56103746A (en) | 1980-01-21 | 1980-01-21 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP556480A JPS56103746A (en) | 1980-01-21 | 1980-01-21 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103746A JPS56103746A (en) | 1981-08-19 |
| JPS6239450B2 true JPS6239450B2 (ja) | 1987-08-24 |
Family
ID=11614695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP556480A Granted JPS56103746A (en) | 1980-01-21 | 1980-01-21 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56103746A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247275A (ja) * | 1986-03-31 | 1987-10-28 | Ando Electric Co Ltd | インサ−キツトエミユレ−タのｃｐｕ識別回路 |
| JPS63316134A (ja) * | 1987-06-18 | 1988-12-23 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50138749A (ja) * | 1974-04-23 | 1975-11-05 |
-
1980
- 1980-01-21 JP JP556480A patent/JPS56103746A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103746A (en) | 1981-08-19 |
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