JPS6239517B2 - - Google Patents
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- Publication number
- JPS6239517B2 JPS6239517B2 JP56088990A JP8899081A JPS6239517B2 JP S6239517 B2 JPS6239517 B2 JP S6239517B2 JP 56088990 A JP56088990 A JP 56088990A JP 8899081 A JP8899081 A JP 8899081A JP S6239517 B2 JPS6239517 B2 JP S6239517B2
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- JP
- Japan
- Prior art keywords
- power supply
- gate
- mos transistor
- power
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 230000015654 memory Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート半導体メモリにおいてチツ
プ非選択時に消費電力を少なくするためのパワー
ダウン機能付きレシオ型ゲート回路の改善に関す
る。
プ非選択時に消費電力を少なくするためのパワー
ダウン機能付きレシオ型ゲート回路の改善に関す
る。
従来、半導体メモリにおいてチツプ非選択時
（スタンバイ時）に消費電力を小さくすることに
より多量のメモリを使用するシステム回路の電力
を低くできる。このため、半導体メモリのセル周
辺回路（アドレス・バツフア、Ｘ、Ｙデコーダ、
出力バツフア等）を構成するゲートに接地側又は
電源側に電源切り離し用トランジスタを設けてい
た。ここで電源側に電源切り離し用トランジスタ
を設けないと、パワーダウン時出力を低レベルに
できなくて（レシオゲート回路において）メモリ
周辺回路設計がうまく出来ない個所（出力バツフ
ア、Ｘデコーダ等）がある。
（スタンバイ時）に消費電力を小さくすることに
より多量のメモリを使用するシステム回路の電力
を低くできる。このため、半導体メモリのセル周
辺回路（アドレス・バツフア、Ｘ、Ｙデコーダ、
出力バツフア等）を構成するゲートに接地側又は
電源側に電源切り離し用トランジスタを設けてい
た。ここで電源側に電源切り離し用トランジスタ
を設けないと、パワーダウン時出力を低レベルに
できなくて（レシオゲート回路において）メモリ
周辺回路設計がうまく出来ない個所（出力バツフ
ア、Ｘデコーダ等）がある。
第１図は従来のパワーダウン機能付きアドレ
ス・バツフアの一例の回路図である。
ス・バツフアの一例の回路図である。
アドレス・バツフアはMOSトランジスタ３〜
１１から成り、これに電源切離し用トランジスタ
１，２が接続される。この電源切離し用トランジ
スタ１，２は、半導体基板の不純物濃度のままで
チヤネルを形成した低しきい値トランジスタを使
用しているが、ゲート出力Ｐ、Ｓが高レベルの
時、この切離し用トランジスタのバツクバイアス
は、電源電圧Vcc近くになり、Vcc＝5Vの場合の
トランジスタ１，２のしきい値は0.5Vほどに上
がる。このため出力電圧はＶcc＝ＶT＝5V−0.5V
＝4.5Vほどに下がる。このようなゲートの出力
（Ｐ、Ｓに現われる出力）を用いてプツシユプル
型のMOSトランジスタ５，１０を駆動させる
と、電源Vcc側の出力トランジスタ５のゲート入
力が上記の様に約4.5Vになると、このプツシユ
プル出力OUTの高レベルは電源側のトランジス
タ５が低しきい値のものを用いても、このしきい
値が更に約0.5V低下して約4Vまで下つてしま
う。このように、電源側に電源切離し用トランジ
スタを設けるとゲート出力の高レベルが電源電圧
よりずつと低くなつてしまうという欠点があつ
た。
１１から成り、これに電源切離し用トランジスタ
１，２が接続される。この電源切離し用トランジ
スタ１，２は、半導体基板の不純物濃度のままで
チヤネルを形成した低しきい値トランジスタを使
用しているが、ゲート出力Ｐ、Ｓが高レベルの
時、この切離し用トランジスタのバツクバイアス
は、電源電圧Vcc近くになり、Vcc＝5Vの場合の
トランジスタ１，２のしきい値は0.5Vほどに上
がる。このため出力電圧はＶcc＝ＶT＝5V−0.5V
＝4.5Vほどに下がる。このようなゲートの出力
（Ｐ、Ｓに現われる出力）を用いてプツシユプル
型のMOSトランジスタ５，１０を駆動させる
と、電源Vcc側の出力トランジスタ５のゲート入
力が上記の様に約4.5Vになると、このプツシユ
プル出力OUTの高レベルは電源側のトランジス
タ５が低しきい値のものを用いても、このしきい
値が更に約0.5V低下して約4Vまで下つてしま
う。このように、電源側に電源切離し用トランジ
スタを設けるとゲート出力の高レベルが電源電圧
よりずつと低くなつてしまうという欠点があつ
た。
本発明は上記欠点を除き、ゲート出力の高レベ
ルが電源電圧まで得られるパワーダウン機能付き
レシオ型ゲート回路を提供するものである。
ルが電源電圧まで得られるパワーダウン機能付き
レシオ型ゲート回路を提供するものである。
本発明のパワーダウン機能付きレシオ型ゲート
回路は、絶縁ゲート型半導体装置により構成さ
れ、駆動回路部と負荷MOSトランジスタとを有
するレシオ型ゲート回路と、前記駆動回路部のゲ
ート出力点と前記負荷MOSトランジスタとの間
にソースとドレインが接続され、前記駆動回路部
内の電源電圧をゲート入力とするMOSトランジ
スタを介して負荷電流を切る信号が流れる線にゲ
ートが接続されている電源切離し用MOSトラン
ジスタとを含んで構成される。
回路は、絶縁ゲート型半導体装置により構成さ
れ、駆動回路部と負荷MOSトランジスタとを有
するレシオ型ゲート回路と、前記駆動回路部のゲ
ート出力点と前記負荷MOSトランジスタとの間
にソースとドレインが接続され、前記駆動回路部
内の電源電圧をゲート入力とするMOSトランジ
スタを介して負荷電流を切る信号が流れる線にゲ
ートが接続されている電源切離し用MOSトラン
ジスタとを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は本発明の第１の実施例の回路図であ
る。
る。
この実施例はアドレス・バツフアの例であつ
て、MOSトランジスタ２５〜３３で構成される
駆動回路部と負荷MOSトランジスタ２１，２２
とを有し、駆動回路部と負荷MOSトランジスタ
２１，２２との間に本発明による電源切離し用
MOSトランジスタ２３，２４が接続される。電
源切離し用MOSトランジスタ２３，２４のソー
スとドレインは負荷MOSトランジスタと駆動回
路部のゲート出力Ｐ、Ｓとの間に接続され、ゲー
トはMOSトランジスタ２５，２６を介してチツ
プ・イネーブル線３４に接続される。チツプ・イ
ネーブル線３４は電源電圧をゲート入力とする
MOSトランジスタ２７を介して負荷電流を切る
信号が流される。MOSトランジスタ２７〜３３
はエンハンスメント型、負荷MOSトランジスタ
２１，２２はデブレツシヨン型であり、MOSト
ランジスタ２３〜２６及び３１は低しきい値型ト
ランジスタである。
て、MOSトランジスタ２５〜３３で構成される
駆動回路部と負荷MOSトランジスタ２１，２２
とを有し、駆動回路部と負荷MOSトランジスタ
２１，２２との間に本発明による電源切離し用
MOSトランジスタ２３，２４が接続される。電
源切離し用MOSトランジスタ２３，２４のソー
スとドレインは負荷MOSトランジスタと駆動回
路部のゲート出力Ｐ、Ｓとの間に接続され、ゲー
トはMOSトランジスタ２５，２６を介してチツ
プ・イネーブル線３４に接続される。チツプ・イ
ネーブル線３４は電源電圧をゲート入力とする
MOSトランジスタ２７を介して負荷電流を切る
信号が流される。MOSトランジスタ２７〜３３
はエンハンスメント型、負荷MOSトランジスタ
２１，２２はデブレツシヨン型であり、MOSト
ランジスタ２３〜２６及び３１は低しきい値型ト
ランジスタである。
第３図は第２図に示す実施例の各部における信
号の波形図である。
号の波形図である。
チツプ・イネーブル信号CEが高レベル（が
低レベル）の時、この回路は入力INに対し出力
される。入力INが高レベルから低レベルに変化
するとMOSトランジスタ２７は非導通になり、
Ｐ点は高レベルへ上昇してくる。この時、Ｑ点は
電源切離し用MOSトランジスタ２３のゲートで
Ｐ点と容量結合していることにより電源電圧Vcc
以上に上昇し、MOSトランジスタ２３が導通し
続けるためにＰ点の高レベルは高源電圧Vccまで
上昇する。このとき、Ｓ点は低レベルに降下す
る。
低レベル）の時、この回路は入力INに対し出力
される。入力INが高レベルから低レベルに変化
するとMOSトランジスタ２７は非導通になり、
Ｐ点は高レベルへ上昇してくる。この時、Ｑ点は
電源切離し用MOSトランジスタ２３のゲートで
Ｐ点と容量結合していることにより電源電圧Vcc
以上に上昇し、MOSトランジスタ２３が導通し
続けるためにＰ点の高レベルは高源電圧Vccまで
上昇する。このとき、Ｓ点は低レベルに降下す
る。
チツプ・イネーブル信号CEが高レベルの時、
入力INが低レベルから高レベルに変化すると、
Ｐ点は低レベルに変化し、Ｓ点はVccまで上昇す
る。（なお、Ｑ点、Ｒ点は接合部リークのために
低下し（第３図のＰ，Ｒの波形参照）、次にＰ点
またはＣ点の高レベルも低下してくるため、少く
ともＳ点は高抵抗でVccに引く必要のある場合が
ある。）このため、プツシユプルを形成するトラ
ンジスタ３１，３２の出力OUTの高レベルは
MOSトランジスタ３１のしきい値より約0.5Vほ
どの低下した値、すなわちVcc−0.5V＝SV−
0.5V＝4.5Vの高レベルが出力される。
入力INが低レベルから高レベルに変化すると、
Ｐ点は低レベルに変化し、Ｓ点はVccまで上昇す
る。（なお、Ｑ点、Ｒ点は接合部リークのために
低下し（第３図のＰ，Ｒの波形参照）、次にＰ点
またはＣ点の高レベルも低下してくるため、少く
ともＳ点は高抵抗でVccに引く必要のある場合が
ある。）このため、プツシユプルを形成するトラ
ンジスタ３１，３２の出力OUTの高レベルは
MOSトランジスタ３１のしきい値より約0.5Vほ
どの低下した値、すなわちVcc−0.5V＝SV−
0.5V＝4.5Vの高レベルが出力される。
このように、本発明によるパワーダウン機能を
付加することにより出力の高レベルを高くでき、
動作速度を速くし、しかも電源動作マージンを改
良することができる。
付加することにより出力の高レベルを高くでき、
動作速度を速くし、しかも電源動作マージンを改
良することができる。
第４図は本発明の第２の実施例の回路図であ
る。
る。
これはデコーダ回路に本発明のパワーダウン機
能を付加した実施例であり、MOSトランジスタ
４５〜５４から成る駆動回路部と負荷MOSトラ
ンジスタ４１，４２との間にこの発明による電源
切離し用MOSトランジスタ４３，４４が接続さ
れる。チツプ・イネーブル線５５は電源Vccをゲ
ート入力とするMOSトランジスタ４９，５４を
介して負荷電流を切るパワーダウン制御信号を電
源切離し用MOSトランジスタ４３，４４に供給
する。
能を付加した実施例であり、MOSトランジスタ
４５〜５４から成る駆動回路部と負荷MOSトラ
ンジスタ４１，４２との間にこの発明による電源
切離し用MOSトランジスタ４３，４４が接続さ
れる。チツプ・イネーブル線５５は電源Vccをゲ
ート入力とするMOSトランジスタ４９，５４を
介して負荷電流を切るパワーダウン制御信号を電
源切離し用MOSトランジスタ４３，４４に供給
する。
この回路は、第１の実施例と同様の動作をす
る。チツプ・イネーブル線５５に入るチツプ・イ
ネーブル信号が高レベルのとき動作している。チ
ツプ・イネーブル信号が低レベルになつたとき、
電源切離し用MOSトランジスタ４３，４４が非
導通となつて電源切離しが行なわれる。
る。チツプ・イネーブル線５５に入るチツプ・イ
ネーブル信号が高レベルのとき動作している。チ
ツプ・イネーブル信号が低レベルになつたとき、
電源切離し用MOSトランジスタ４３，４４が非
導通となつて電源切離しが行なわれる。
以上詳細に説明したように、本発明によれば、
ゲート出力の高レベルが電源電圧まで得られるパ
ワーダウン機能付きレシオ型ゲート回路が得られ
るのでその効果は大きい。
ゲート出力の高レベルが電源電圧まで得られるパ
ワーダウン機能付きレシオ型ゲート回路が得られ
るのでその効果は大きい。
第１図は従来のパワーダウン機能付きレシオ型
ゲート回路の一例の回路図、第２図は本発明の第
１の実施例の回路図、第３図は第２図に示す実施
例の各部における信号の波形図、第４図は本発明
の第２の実施例の回路図である。 １，２……電源切離し用MOSトランジスタ、
３〜１１……アドレス・バツフアのMOSトラン
ジスタ、２１，２２……負荷用MOSトランジス
タ、２３，２４……電源切離し用MOSトランジ
スタ、２５〜３３……駆動回路のMOSトランジ
スタ、３４……チツプ・イネーブル線、４１，４
２……負荷用MOSトランジスタ、４３，４４…
…電源切離し用MOSトランジスタ、４５〜５４
……駆動回路用MOSトランジスタ、５５……チ
ツプ・イネーブル線。
ゲート回路の一例の回路図、第２図は本発明の第
１の実施例の回路図、第３図は第２図に示す実施
例の各部における信号の波形図、第４図は本発明
の第２の実施例の回路図である。 １，２……電源切離し用MOSトランジスタ、
３〜１１……アドレス・バツフアのMOSトラン
ジスタ、２１，２２……負荷用MOSトランジス
タ、２３，２４……電源切離し用MOSトランジ
スタ、２５〜３３……駆動回路のMOSトランジ
スタ、３４……チツプ・イネーブル線、４１，４
２……負荷用MOSトランジスタ、４３，４４…
…電源切離し用MOSトランジスタ、４５〜５４
……駆動回路用MOSトランジスタ、５５……チ
ツプ・イネーブル線。
Claims (1)
- １ 絶縁ゲート型半導体装置により構成され、駆
動回路部と負荷MOSトランジスタとを有するレ
シオ型ゲート回路において、前記駆動回路部のゲ
ート出力点と電源との間に負荷MOSトランジス
タと電源切離し用MOSトランジスタの直列回路
を接続し、前記電源切離し用トランジスタのゲー
トに電源電圧をゲート入力とするMOSトランジ
スタを介して負荷電流を切るパワーダウン制御信
号が供給されていることを特徴とするパワーダウ
ン機能付きレシオ型ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088990A JPS57203287A (en) | 1981-06-10 | 1981-06-10 | Ratio type gate circuit with power down function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088990A JPS57203287A (en) | 1981-06-10 | 1981-06-10 | Ratio type gate circuit with power down function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203287A JPS57203287A (en) | 1982-12-13 |
| JPS6239517B2 true JPS6239517B2 (ja) | 1987-08-24 |
Family
ID=13958239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56088990A Granted JPS57203287A (en) | 1981-06-10 | 1981-06-10 | Ratio type gate circuit with power down function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203287A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161622U (ja) * | 1988-04-28 | 1989-11-09 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 |
-
1981
- 1981-06-10 JP JP56088990A patent/JPS57203287A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161622U (ja) * | 1988-04-28 | 1989-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203287A (en) | 1982-12-13 |
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