JPH0642318B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH0642318B2
JPH0642318B2 JP794588A JP794588A JPH0642318B2 JP H0642318 B2 JPH0642318 B2 JP H0642318B2 JP 794588 A JP794588 A JP 794588A JP 794588 A JP794588 A JP 794588A JP H0642318 B2 JPH0642318 B2 JP H0642318B2
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリに係り、特にメモリセルから読
み出されたデータを判定するための基準電位の発生方法
の改良に関する。
（従来の技術） 従来、半導体メモリ、例えば浮遊ゲート型ＭＯＳＦＥＴ
をメモリセルとして用いるＥＰＲＯＭ（Erasable and P
rogrammable ROM）は、第５図の回路図に示すように構
成されている。第５図において、ＭＣ11，ＭＣ12，…，
ＭＣ1n，…，ＭＣmnはそれぞれ浮遊ゲート型ＭＯＳＦＥ
Ｔからなるメモリセル、ＤＣ１，ＤＣ２，…，ＤＣｍは
それぞれ浮遊ゲート型ＭＯＳＦＥＴからなるダミーセ
ル、ＷＬ１，ＷＬ２，…，ＷＬｎはそれぞれ行線、ＢＬ
１，ＢＬ２，…，ＢＬｎはそれぞれ列線、ＤＢＬはそれ
ぞれダミー列線、11は行デコーダ、12は列デコーダ、Ｂ
Ｔ１，ＢＴ２，…，ＢＴｎはそれぞれカラムゲートＭＯ
ＳＦＥＴ、ＤＢＴはカラムゲートＭＯＳＦＥＴと等価で
ありゲートに電源電圧が供給され常時導通状態にされた
ＭＯＳＦＥＴ、13はＭＯＳＦＥＴ ＱＭ１〜ＱＭ12から
なる第１の負荷回路、14はＭＯＳＦＥＴ ＱＤ１〜ＱＤ
１２からなる第２の負荷回路、15はセンスアンプを含む
データ検出回路である。
このような構成のＥＰＲＯＭでは、ダミーセルＤＣ１，
ＤＣ２，…，ＤＣｍのデータに基づいて第２の負荷回路
14で生成された基準のリファレンス電位Ｖrefと、選択
されたメモリセルＭＣから読み出されたデータに基づき
第１の負荷回路13で生成された電位Ｖinとをデータ検出
回路15で比較することにより、選択されたメモリセルＭ
Ｃに記憶されたデータを検出し、このデータ検出回路15
から図示しない出力バッファ等に読み出しデータを出力
している。
上記ダミーセルＤＣには、本本体側のメモリセルＭＣと
同等なＭＯＳＦＥＴを用いており、またダミー列線ＤＢ
Ｌにも列線ＢＬと同等なものを用いており、これらは例
えばメモリセルアレイ16内に設けられている。
上記ダミーセル側の第２の負荷回路14における負荷トラ
ンジスタＱＤ５の電流供給能力は、メモリセル側の第１
の負荷回路13における負荷トランジスタＱＭ５のそれよ
りも大きく設定されており、この電流供給能力の差によ
ってデータ検出回路15に入力される電位ＶrefとＶinと
に差をつけてデータ検出が行なえるようにしている。こ
のような電流供給能力の差は第１の負荷回路13と第２の
負荷回路14内のＭＯＳＦＥＴのチャネル幅の調整により
行われる。例えば、ＭＯＳＦＥＴ ＱＭ５のチャネル幅
をＷ５、チャネル長をＬとし、ＭＯＳＦＥＴ ＱＤ５の
チャネル幅をＷ６、チャネル長をＬとした場合に、Ｗ６
＞Ｗ５となるように各チャネル幅を調整する。これによ
り、上述したような２種類の電位Ｖref，Ｖinの差が生
成される。なお、第１の負荷回路13を構成するＭＯＳＦ
ＥＴ ＱＭ１〜ＱＭ４のサイズをそれぞれＷ１／Ｌ，Ｗ
２／Ｌ，Ｗ３／Ｌ，Ｗ４／Ｌとすると、第２の負荷回路
14を構成するＭＯＳＦＥＴ ＱＤ１〜ＱＤ４のサイズも
それぞれＷ１／Ｌ，Ｗ２／Ｌ，Ｗ３／Ｌ，Ｗ４／Ｌに調
整しており、かつＷ１＞Ｗ２，Ｗ３＞Ｗ４なる関係に設
定している。
このようなＥＰＲＯＭのメモリセルにあっては、浮遊ゲ
ートに電子が注入されているか否かによってデータを記
憶する。すなわち、浮遊ゲートに電子が注入されたもの
は制御ゲートに“１”レベル信号が供給されてもオフ状
態を維持し、電子を注入しないものはオン状態となる。
一方、ダミーセルには電子を注入しないため、本体側の
メモリセルに電子を注入しないものと等価となり、この
ままでは電位ＶrefとＶinとの間に差が生じないので、
上述したように負荷用のＭＯＳＦＥＴ ＱＤ５の電流供
給能力をＱＭ５よりも大きく設定している。このように
することにより、電子が注入されていないメモリセルが
選択された場合でもＶrefとＶinとの間に電位差が発生
するようにしている。
また、このようなＥＰＲＯＭのように、行線の一部にダ
ミーセルＤＣを設け、さらにダミー列線ＤＢＬを形成
し、第２の負荷回路14を設けることによってリファレン
ス電位Ｖrefを生成する方法は、電源ノイズに対して強
いという利点を持つ。それは、列線ＢＬとダミー列線Ｄ
ＢＬとが同等であり、それぞれに付随しているの寄生容
量の値が等価であるため、電源電位が変動したときに列
線ＢＬとダミー列線ＤＢＬとが等しい電位的な影響を受
けるからである。すなわち、電源電位が変動したときで
も列線ＢＬとダミー列線ＤＢＬとの間の相対的な電位差
が一定なので、データ検出回路15が誤ったデータを検出
する恐れはない。
しかしながら、このようなＥＰＲＯＭでは、ダミーセル
ＤＣが各行線ＷＬにそれぞれ接続されているため、選択
行線の切替わりの際にリファレンス電位Ｖrefが変動す
る。
第６図は上記従来メモリおける各信号波形を示す波形図
である。図示のように、例えば始めに行線ＷＬ２が
“１”レベルの状態から次に行線ＷＬ１が“１”レベル
に切替わる際に、電位Ｖinとして“１”レベルが生成さ
れ、データ検出回路15から“１”レベルのデータＯＵＴ
が出力されるとする。この行線の切替わりの時、非選択
となり“０”レベルに放電される行線ＷＬ２と、新しく
選択されて“１”レベルに充電される行線ＷＬ１とがそ
れぞれ中間電位になる。このとき、非選択になる行線Ｗ
Ｌ２に接続され選択状態から非選択状態に変わるダミー
セルＤＣ２と、選択される行線ＷＬ１に接続され非選択
状態から選択状態に変わるダミーセルＤＣ１に流れる電
流の和が、行線が完全に“１”レベルになっているとき
の１個のダミーセルに流れる電流よりも小さな値にな
る。このため、行線が切替わる過渡的では図示するよう
にリファレンス電位Ｖrefが上昇する。このような電位
Ｖrefの上昇はメモリセルの閾値電圧が高い程大きくな
る。例えば、浮遊ゲート型ＭＯＳＦＥＴをメモリセルと
する不揮発性半導体メモリ等ではメモリセルの閾値電圧
が２Ｖ程度であるため、リファレンス電位Ｖrefは大き
く上昇する。
一方、データの検出は電位ＶrefとＶinとの差が大きい
程、容易となり、かつデータ検出回路15におけるデータ
検出速度も速くなる。両者間の電位差が小さい場合には
ノイズの影響を受け易くなり、データ検出回路15が誤動
作して誤ったデータを検出する確率が大きくなる。従っ
て、電位ＶrefとＶinとの差が大きい方が良く、電位Ｖr
efが上昇し、Ｖinとの差が小さくなる期間がなるべく短
くなることが好ましい。
ところが、従来のメモリのようにダミー列線ＤＢＬを使
用する場合には、第６図の波形図に示すようにリファレ
ンス電位Ｖrefが変動するため、Ｖinが“１”レベルか
ら“０”レベルに変化する過渡期間に電位ＶrefがＶin
側に近付き、両者間の電位差が小さくなるので、この期
間にノイズが混入するとデータ検出回路15で誤ったデー
タを検出する恐れがあるという問題がある。
（発明が解決しようとする課題） このように従来のメモリでは列線とダミー列線とが同等
にされているために電源電位が低下したときでもノイズ
に対して強いという利点を持つが、行線の選択が切替わ
る過渡期間に基準電位が変動するためにノイズによる誤
動作が発生する恐れがある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電位が低下したときでもノイズ
に対して強く、かつ行線の選択が切替わる過渡期間でも
ノイズに対して強く、常に正確なデータを出力すること
ができる半導体メモリを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体メモリは、行線と、この行線により選
択的に駆動されるメモリセルと、駆動されたメモリセル
から読み出されるデータを受ける列線と、上記列線に接
続され列線に読み出されたデータに対応した電位を発生
する第１の負荷回路と、ダミー行線及びダミー列線と、
上記ダミー列にそれぞれのドレイン領域が接続されゲー
トが上記行線に接続されたソース領域が存在しない第１
のダミーセルと、上記ダミー行線と上記ダミー列線との
間に接続され上記メモリセルと等価な構成の第２のダミ
ーセルと、上記ダミー列線に接続された基準電位を発生
する第２の負荷回路と、上記第１、第２の負荷回路で発
生される電位を比較してデータを検出するデータ検出回
路とを具備したことを特徴とする。
（作用） この発明の半導体メモリでは、本来のダミーセルとして
使用される第２のダミーセルを行線では制御せず、行線
とは別に設けられたダミー行線で制御し、かつダミー行
線にはバイアス回路から出力される電圧を供給して常時
駆動状態にする。これにより、第２の負荷回路で発生さ
れる基準電位の値が常に一定になる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体メモリを、浮遊ゲート型
ＭＯＳＦＥＴをメモリセルとして用いたＥＰＲＯＭに実
施した場合の全治の構成を示す回路図である。第１図に
おいて、ＭＣ11，ＭＣ12，…，ＭＣ1n，…，ＭＣmnはそ
れぞれ浮遊ゲート型ＭＯＳＦＥＴからなるメモリセル、
ＤＣ１，ＤＣ２，…，ＤＣｍはそれぞれ浮遊ゲート型Ｍ
ＯＳＦＥＴからなるダミーセル（第１のダミーセル）、
ＤＤＣは浮遊ゲート型ＭＯＳＦＥＴからなるダミーセル
（第２のダミーセル）、ＷＬ１，ＷＬ２，…，ＷＬｎは
それぞれ行線、ＢＬ１，ＢＬ２，…，ＢＬｎはそれぞれ
列線、ＤＢＬはそれぞれダミー列線、11は行デコーダ、
12は列デコーダ、ＢＴ１，ＢＴ２，…，ＢＴｎはそれぞ
れカラムゲートＭＯＳＦＥＴ、ＤＢＴはカラムゲートＭ
ＯＳＦＥＴと等価でありゲートに電源電圧が供給され通
常導通状態にされたＭＯＳＦＥＴ、13はＭＯＳＦＥＴ
ＱＭ１〜ＱＭ12からなる第１の負荷回路、14はＭＯＳＦ
ＥＴ ＱＤ１〜ＱＤ12からなる第２の負荷回路、15はセ
ンスアンプを含むデータ検出回路であり、さらにＤＭＬ
はダミーワード線、ＤＭＣ１，ＤＭＣ２，…，ＤＭＣｎ
はそれぞれ浮遊ゲート型ＭＯＳＦＥＴからなるダミーセ
ル（第３のダミーセル）、17はバイアス回路である。
上記ダミーセルＤＣ１，ＤＣ２，…，ＤＣｍはそれぞれ
ソース領域が存在せず、各ドレイン領域が上記ダミー列
線ＤＢＬに接続されており、また各制御ゲートは上記行
線ＷＬ１〜ＷＬｍにそれぞれ接続されている。ダミーセ
ルＤＤＣは本来のダミーセルとなるものであり、そのド
レイン領域は上記ダミー列線ＤＢＬに、ソース領域は本
体のメモリセルＭＣと同様にアース電位にそれぞれ接続
されており、かつ制御ゲートは上記ダミー行線ＤＷＬに
接続されている。また、ダミーセルＤＭＣ１，ＤＭ
Ｃ２，…，ＤＭＣｎはそれぞれソース領域がアース電位
に接続され、各ドレイン領域が電位的に浮遊状態にさ
れ、かつ各制御ゲートが上記ダミー行線ＤＷＬに並列に
接続されている。
上記バイアス回路17は上記ダミー行線ＤＷＬを常時駆動
状態に設定するために選択行線と等価なバイアス電位を
発生する。なお、第１の負荷回路13、第２の負荷回路14
等は従来メモリと同様に構成されている。
このような構成でなるメモリにおいて、ダミー列線ＤＢ
Ｌには（ｍ＋１）個のＭＯＳＦＥＴのドレイン領域が接
続されており、ｍ個のＭＯＳＦＥＴのドレイン領域が接
続されている従来メモリのダミー列線とほぼ等しい寄生
容量が存在しているので、このダミー列線ＤＢＬは従来
メモリのものと同等の構成にされている。さらに、ダミ
ー行線ＤＷＬには（ｎ＋１）個のＭＯＳＦＥＴの制御ゲ
ートが接続されており、（ｎ＋１）個のＭＯＳＦＥＴの
制御ゲートが接続されている各行線ＷＬと等しい寄生容
量が存在しているので、このダミー行線ＤＷＬは各行線
ＷＬと同等の構成にされている。
上記ダミーセルＤＤＣには、本体側のメモリセルＭＣと
同等なＭＯＳＦＥＴを用いており、またダミー列線ＤＢ
Ｌにも列線ＢＬと同等なものを用いている。そして、上
記ダミーセル側の第２の負荷回路14における負荷トラン
ジスタＱＤ５の電流供給能力は、メモリセル側の第１の
負荷回路13における負荷トランジスタＱＭ５にそれより
も大きく設定されており、この電流供給能力の差によっ
てデータ検出回路15に入力される電位ＶrefとＶinとに
差をつけてデータ検出が行なえるようにしている。この
ような電流供給能力の差は従来の場合と同様に、ＭＯＳ
ＦＥＴ ＱＤ５とＱＭ５のチャネル幅をＷ５，Ｗ６との
間にＷ６＞Ｗ５なる関係が成立するようにチャネル幅を
調整することによって実現されている。
このような構成のＥＰＲＯＭでは、ダミーセルＤＤＣの
データに基づいて第２の負荷回路14で生成された基準の
リファレンス電位Ｖrefと、選択されたメモリセルＭＣ
から読み出しされたデータに基づき第１の負荷回路13で
生成された電位Ｖinとをデータ検出回路15で比較するこ
とにより、選択されたメモリセルＭＣに記憶されたデー
タを検出し、このデータ検出回路15から図示しない出力
バッファ等に読み出しデータを出力している。
ここで、ダミー行線ＤＷＬにはバイアス回路17からの一
定電位が常時供給されているので、第２の負荷回路14で
発生される基準電位としてのリファレンス電位Ｖref
は、第２図の波形図に示すように常に一定となる。従っ
て、選択行線が切替わり、メモリセルからの読み出しデ
ータに対応して電位Ｖinが変化するときでも電位Ｖref
は変動しない。このため、Ｖinが“１”レベルから
“０”レベルに変化する過渡期間でも電位ＶrefがＶin
側に近付くことがなくなり、選択行線の切替わり期間に
ノイズが混入してもデータ検出回路15で誤ったデータが
検出される確立は大幅に低下する。また、列線ＢＬとダ
ミー列線ＤＢＬとが同等にされているため、従来の場合
と同様に電源電位が低下したときでもノイズに対して強
いという利点はそのまま保持される。
このように上記実施例のメモリでは、電源電位が低下し
たときでもノイズに対して強く、かつ行線の選択が切替
わる過渡期間でもノイズに対して強く、常に正確なデー
タを出力させることができる。
ところで、上記実施例において、ダミー行線ＤＷＬにバ
イアス電位を供給するバイアス回路１７は行デコーダ11
と等価にすることが望ましい。このようにすれば、選択
行線とダミー行線ＤＷＬとが全く等しくノイズの影響を
受けることになり、ノイズによる誤動作に対して強くす
ることができる。
第３図（ａ）ないし（ｄ）はそれぞれ上記要件を満足す
るバイアス回路の具体的構成を示す回路図である。
第３図（ａ）の回路は上記行デコーダ11のバッファ部と
等価な回路構成を持つ場合のものであり、ゲートがアー
ス電位に共通接続され、直列接続されたＰチャネルＭＯ
ＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とから構成され
ている。この回路ではＰチャネルＭＯＳＦＥＴ21が常時
導通状態にされ、ダミー行線ＤＷＬはこのＭＯＳＦＥＴ
21を介して電源電位に設定される。
第３図（ｂ）の回路は第３図（ａ）の回路と同様にＰチ
ャネルＭＯＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とか
らなり、行デコーダ11のバッファ部と等価な回路構成を
持ち、チップ選択信号▲▼でこの回路を制御するこ
とにより、スタンバイ時には本体の行線と同様に“０”
レベルとなるように構成したものである。
第３図（ｃ）の回路は、直列接続されたＰチャネルＭＯ
ＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とから行デコー
ダ11のバッファ部と等価な回路と、チップ選択信号▲
▼がゲートに供給されるＰチャネルＭＯＳＦＥＴ23及
び各ゲートが電源電位に接続され直列接続された３個の
ＮチャネルＭＯＳＦＥＴ24〜26からなりアドレスが入力
されるデコード部と等価な回路とで構成されている。
第３図（ｄ）の回路は、直列接続されたＰチャネルＭＯ
ＳＦＥＴ21とＮチャネルＭＯＳＦＥＴ22とからなる行デ
コーダ11のバッファ部と等価な回路と、チップ選択信号
▲▼がゲートに供給されるＰチャネルＭＯＳＦＥＴ
23及び各ゲートに実際のアドレス信号が供給されル６個
のＮチャネルＭＯＳＦＥＴ27〜32からなるデコード部と
等価な回路とで構成されている。
第４図は上記実施例のメモリを集積化した場合の、メモ
リセルアレイ16の部分の構成を示すパターン平面図であ
る。ダミー列線ＤＢＬは列線ＢＬと隣接して設けられた
アルミニウム等の金属で構成されており、このダミー列
線ＤＢＬは各コンタクトホール40を介して前記各ダミー
セルＤＣのドレイン領域となる拡散領域４１と接続され
ている。さらに、このダミー列線ＤＢＬはコンタクトホ
ール42を介して前記ダミーセルＤＤＣのドレイン領域と
なる拡散領域43と接続されている。
ダミー行線ＤＷＬは行線ＢＬと隣接して設けられた第２
層目の多結晶シリコン層で構成されており、このダミー
行線ＤＷＬはさらに前記各ダミーセルＤＭＣの制御ゲー
ト並びにその配線として使用されている。
このように、ダミー列線ＤＢＬとダミー行線ＤＷＬとは
本体のメモリセルアレイ内に設けられており、周囲から
の影響をダミー列線ＤＷＬ及びダミー行線ＤＷにも等し
く受けるようになっている。なお、前記各ダミーセルＤ
Ｃはソース領域となる拡散領域が存在せず、チャネルが
制御ゲートの下部の途中で切れている。また、図中、左
下がりの斜線を施した部分は各ＦＥＴの浮遊ゲートにな
る第１層目の多結晶シリコン層である。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例え
ば、上記実施例ではこの発明をＥＰＲＯＭに実施した場
合について説明したが、その他に通常のマスクＲＯＭ等
の種々のメモリに実施可能であることはいうまでもな
い。
また、上記実施例ではダミー行線ＤＷＬをメモリセルア
レイと隣接して設ける例について説明したが、これは必
ずしも隣接させる必要はなく、マモリセルアレイとは独
立に設けるようにしてもよい。さらに、行線ＷＬとダミ
ー行線ＤＷＬはあるノイズレベルの許容範囲で誤動作す
ることを許すならば、両者は全く同一の構成でなくとも
よい。
［発明の効果］ 以上説明したようにこの発明によるば、ダミー行線には
バイアス回路から一定電位が常時供給され、第２の負荷
回路で発生される基準電位は常に一定にされるため、電
源電位が低下したときでもノイズに対して強く、かつ行
線の選択が切替わる過渡期間でもノイズに対して強く、
常に正確なデータを出力することができる半導体メモリ
を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるメモリの構成を示す
回路図、第２図は上記実施例メモリにおける各信号波形
を示す波形図、第３図は第１図メモリ内の一部回路の具
体的構成を示す回路図、第４図は上記実施例のメモリを
集積化した場合のパターン平面図、第５図は従来の半導
体メモリの回路図、第６図は上記従来メモリおける信号
波形を示す波形図である。 ＭＣ……メモリセル、ＤＣ，ＤＤＣ，ＤＭＣ……ダミー
セル、ＷＬ……行線、ＢＬ……列線、ＤＷＬ……ダミー
行線、ＤＢＬ……ダミー列線、11……行デコーダ、12…
…列デコーダ、ＢＴ……カラムゲートＭＯＳＦＥＴ、Ｄ
ＢＴ……ＭＯＳＦＥＴ、13……第１の負荷回路、14……
第２の負荷回路、15……データ検出回路、16……メモリ
セルアレイ、17……バイアス回路。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】行線と、 この行線により選択的に駆動されるメモリセルと、 駆動されたメモリセルから読み出されるデータを受ける
    列線と、 上記列線に接続され列線に読み出されたデータに対応し
    た電位を発生する第１の負荷回路と、 ダミー行線及びダミー列線と、 上記ダミー列線にそれぞれのドレイン領域が接続されゲ
    ートが上記行線に接続されたソース領域が存在しない第
    １のダミーセルと、 上記ダミー行線と上記ダミー列線との間に接続され上記
    メモリセルと等価な構成の第２のダミーセルと、 上記ダミー列線に接続され基準電位を発生する第２の負
    荷回路と、 上記第１、第２の負荷回路で発生される電位を比較して
    データを検出するデータ検出回路と を具備したことを特徴とする半導体メモリ。
  2. 【請求項２】前記ダミー行線にはバイアス回路から出力
    される電圧が供給され、常時駆動状態にされている請求
    項１記載の半導体メモリ。
  3. 【請求項３】前記ダミー行線には前記メモリセルと等価
    な構成であり、ドレインが前記列線とは接続されない第
    ３のダミーセルが接続されている請求項１記載の半導体
    メモリ。
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