JPS6239567B2 - - Google Patents
Info
- Publication number
- JPS6239567B2 JPS6239567B2 JP54131872A JP13187279A JPS6239567B2 JP S6239567 B2 JPS6239567 B2 JP S6239567B2 JP 54131872 A JP54131872 A JP 54131872A JP 13187279 A JP13187279 A JP 13187279A JP S6239567 B2 JPS6239567 B2 JP S6239567B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- constant current
- transistor
- transistors
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stereophonic Arrangements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、デユアルパワーIC（半導体集積
回路）等の多チヤンネルパワーICに関する。
回路）等の多チヤンネルパワーICに関する。
デユアルパワーICにおいては、同一の回路を
２組有するものであるので、回路の簡素化を図る
ため各種バイアス回路を共通に用いることが考え
られる。
２組有するものであるので、回路の簡素化を図る
ため各種バイアス回路を共通に用いることが考え
られる。
上記パワーICを構成する駆動段Ａ級増幅回路
の定電流負荷もしくは出力段Ｂ級ブツシユプル回
路のバイアス電流を形成する定電流回路をブース
トラツプ電源ラインに接続された電流ミラー回路
で構成する場合、上記ブーストラツプ電源ライン
は、そのチヤンネルの出力電圧に応じて変動する
ものであるので、共通の定電流をトランジスタを
介して分配して上記各チヤンネルの電流ミラー回
路の入力電流とすると、この分配トランジスタの
コレクタ電流がブートストラツプ電源ラインに応
じて変動するため、これらのトランジスタのコレ
クタ・エミツタ間等価抵抗（出力アドミタンスｈ
pe）を介して、分配トランジスタの共通としたエ
ミツタ電位が変動し、チヤンネル間クローストー
クが大幅に悪化することが判明した。
の定電流負荷もしくは出力段Ｂ級ブツシユプル回
路のバイアス電流を形成する定電流回路をブース
トラツプ電源ラインに接続された電流ミラー回路
で構成する場合、上記ブーストラツプ電源ライン
は、そのチヤンネルの出力電圧に応じて変動する
ものであるので、共通の定電流をトランジスタを
介して分配して上記各チヤンネルの電流ミラー回
路の入力電流とすると、この分配トランジスタの
コレクタ電流がブートストラツプ電源ラインに応
じて変動するため、これらのトランジスタのコレ
クタ・エミツタ間等価抵抗（出力アドミタンスｈ
pe）を介して、分配トランジスタの共通としたエ
ミツタ電位が変動し、チヤンネル間クローストー
クが大幅に悪化することが判明した。
この発明は、チヤンネル間クローストークを悪
化させることなく、バイアス回路の簡素化を図つ
た多チヤンネルパワーICを提供するためになさ
れた。
化させることなく、バイアス回路の簡素化を図つ
た多チヤンネルパワーICを提供するためになさ
れた。
この発明は、定電流を分配するトランジスタの
エミツタに抵抗を設けることにより、これら分配
トランジスタのコンダクタンスgmを低下させ、
共通の定電流を分配するものである。
エミツタに抵抗を設けることにより、これら分配
トランジスタのコンダクタンスgmを低下させ、
共通の定電流を分配するものである。
以下、実施例とともに、この発明を詳細に説明
する。
する。
図面は、この発明の一実施例を示すデユアルパ
ワーICの回路図である。
ワーICの回路図である。
同図において、点線で囲まれた各回路素子は全
て周知の半導体集積回路製造方法によつて、１個
の半導体チツプ内に形成されるものである。
て周知の半導体集積回路製造方法によつて、１個
の半導体チツプ内に形成されるものである。
１は、安定化電源回路であり、ツエナーダイオ
ード等の定電圧素子で形成した定電圧により、初
段アンプ２，２′の安定化電源及びこの初段アン
プ２，２の動作に必要なバイアス電流等を形成す
るものである。
ード等の定電圧素子で形成した定電圧により、初
段アンプ２，２′の安定化電源及びこの初段アン
プ２，２の動作に必要なバイアス電流等を形成す
るものである。
上記初段アンプ２，２′の非反転入力端子
（＋）に、外付入力端子P0，P0′を通した入力信号
が印加され、反転入力端子（−）に、抵抗R5，
R6（R5′，R6′）、定電流回路I0（I0′）及び端子P1
（P1′）に接続されたコンデンサC2（C2′）で構成
された負帰還回路を介して出力段プツシユプル回
路の出力端子P4（P4′）の出力が伝達されること
によつて、出力段プツシユプル回路の交流電圧利
得が定められるとともにその出力直流電圧レベル
を略Ｖｃｃ／２の値に定められる。
（＋）に、外付入力端子P0，P0′を通した入力信号
が印加され、反転入力端子（−）に、抵抗R5，
R6（R5′，R6′）、定電流回路I0（I0′）及び端子P1
（P1′）に接続されたコンデンサC2（C2′）で構成
された負帰還回路を介して出力段プツシユプル回
路の出力端子P4（P4′）の出力が伝達されること
によつて、出力段プツシユプル回路の交流電圧利
得が定められるとともにその出力直流電圧レベル
を略Ｖｃｃ／２の値に定められる。
この初段アンプ２の出力信号は、ダーリントン
接続されたトランジスタQ7，Q8，抵抗R7、位相
補償コンデンサC1、ダイオード接続されたトラ
ンジスタQ9、定電流負荷トランジスタQ5から構
成された駆動段Ａ級増幅回路によつて増幅され
る。
接続されたトランジスタQ7，Q8，抵抗R7、位相
補償コンデンサC1、ダイオード接続されたトラ
ンジスタQ9、定電流負荷トランジスタQ5から構
成された駆動段Ａ級増幅回路によつて増幅され
る。
この駆動段増幅出力は、出力段Ｂ級プツシユプ
ル回路を構成するダーリントン形態に接続された
トランジスタQ14，Q15に供給されるとともに、
コンプリメンタリ形態に接続されたトランジスタ
Q16，Q17にも供給される。トランジスタQ16のエ
ミツタは、ダイオード又はダイオード接続したト
ランジスタQ11〜Q13と、トランジスタQ10とか構
成されたアイドリング電流調整回路に接続される
ことによつて、プツシユプル出力回路のクロスオ
ーバ歪を低減することができる。
ル回路を構成するダーリントン形態に接続された
トランジスタQ14，Q15に供給されるとともに、
コンプリメンタリ形態に接続されたトランジスタ
Q16，Q17にも供給される。トランジスタQ16のエ
ミツタは、ダイオード又はダイオード接続したト
ランジスタQ11〜Q13と、トランジスタQ10とか構
成されたアイドリング電流調整回路に接続される
ことによつて、プツシユプル出力回路のクロスオ
ーバ歪を低減することができる。
駆動段Ａ級増幅回路の定電流負荷トランジスタ
Q5のベース及びアイドリング電流調整回路の定
電流トランジスタQ6のベースは、電流ミラー回
路を構成する入力側トランジスタQ4のベースに
共通に接続されている。
Q5のベース及びアイドリング電流調整回路の定
電流トランジスタQ6のベースは、電流ミラー回
路を構成する入力側トランジスタQ4のベースに
共通に接続されている。
以上構成の各回路は、他方のチヤンネルの駆動
段Ａ級増幅回路及び出力段Ｂ級プツシユプル回路
Ｂについても、全く同一の回路であるので省略す
る。
段Ａ級増幅回路及び出力段Ｂ級プツシユプル回路
Ｂについても、全く同一の回路であるので省略す
る。
また、上記出力段Ｂ級プツシユプル回路は、出
力振幅アツプを図るため、上記定電流トランジス
タQ4〜Q6（Q4′〜Q6′）及び駆動トランジスタQ14
が接続される電源電圧ラインには端子P2（P2′）
を介して出力端子P4（P4′）との間にブートフト
ラツプコンデンサC3，C3′を設けるものである。
力振幅アツプを図るため、上記定電流トランジス
タQ4〜Q6（Q4′〜Q6′）及び駆動トランジスタQ14
が接続される電源電圧ラインには端子P2（P2′）
を介して出力端子P4（P4′）との間にブートフト
ラツプコンデンサC3，C3′を設けるものである。
この実施例においては、上記電流ミラー回路を
制御するバイアス回路の共通化を図るため、抵抗
R4とトランジスタQ1とで形成したトランジスタ
Q1のベース・エミツタ間定電流端子に、抵抗R1
を設けることにより、この抵抗R1に定電流を流
すものとし、上記トランジスタQ1のコレクタに
共通にベースが印加され、エミツタにそれぞれ抵
抗R2，R3を設けたトランジスタQ2，Q3により、
上記形成した定電流を分配したそれぞれのコレク
タ電流を上記電流ミラー回路Q4〜Q6（Q4′〜
Q6′）の入力バイアス電流とするものである。
制御するバイアス回路の共通化を図るため、抵抗
R4とトランジスタQ1とで形成したトランジスタ
Q1のベース・エミツタ間定電流端子に、抵抗R1
を設けることにより、この抵抗R1に定電流を流
すものとし、上記トランジスタQ1のコレクタに
共通にベースが印加され、エミツタにそれぞれ抵
抗R2，R3を設けたトランジスタQ2，Q3により、
上記形成した定電流を分配したそれぞれのコレク
タ電流を上記電流ミラー回路Q4〜Q6（Q4′〜
Q6′）の入力バイアス電流とするものである。
このバイアス回路においては、定電流を分配す
るトランジスタQ2，Q3のエミツタに抵抗を有す
るものであるので、これらのトランジスタQ2，
Q3のコンダクタンスgm（利得）が低下するため
上記トランジスタQ2，Q3のコレクタ電圧がブー
トストラツプ電圧で変化しても、互いに他方のチ
ヤンネルに伝達される信号経路の利得が大幅に減
少する。したがつて、バイアス回路を共通として
回路の簡素化を図つた場合でもクロストークの増
大が防止できる。
るトランジスタQ2，Q3のエミツタに抵抗を有す
るものであるので、これらのトランジスタQ2，
Q3のコンダクタンスgm（利得）が低下するため
上記トランジスタQ2，Q3のコレクタ電圧がブー
トストラツプ電圧で変化しても、互いに他方のチ
ヤンネルに伝達される信号経路の利得が大幅に減
少する。したがつて、バイアス回路を共通として
回路の簡素化を図つた場合でもクロストークの増
大が防止できる。
ちなみに、バイアス電流を1mAに設定した場
合、上記抵抗R2，R3を52Ω程度とすることによ
り、クロストークを10dB改善することができる
ものであり、しかも、抵抗R2，R3はあまり精度
を要求されないので、モノリシツク半導体チツプ
上の占有面積を小さくして構成することができ、
回路の簡素化を図ることができる。
合、上記抵抗R2，R3を52Ω程度とすることによ
り、クロストークを10dB改善することができる
ものであり、しかも、抵抗R2，R3はあまり精度
を要求されないので、モノリシツク半導体チツプ
上の占有面積を小さくして構成することができ、
回路の簡素化を図ることができる。
この発明は、前記実施例に限定されず、基準の
定電流を形成する定電流回路は種々変形でき、例
えば、トランジスタQ1のエミツタに抵抗を設け
るものであつてもよい。
定電流を形成する定電流回路は種々変形でき、例
えば、トランジスタQ1のエミツタに抵抗を設け
るものであつてもよい。
この発明は、ブートフトラツプ電源ラインに駆
動段又は出力段の定電流トランジスタが設けられ
た多チヤンネルのパワーICに広く利用できる。
動段又は出力段の定電流トランジスタが設けられ
た多チヤンネルのパワーICに広く利用できる。
図面は、この発明の一実施例を示す回路図であ
る。 １…安定化電源回路、２，２′…初段アンプ、
３…他方のチヤンネルの駆動段及び出力段回路。
る。 １…安定化電源回路、２，２′…初段アンプ、
３…他方のチヤンネルの駆動段及び出力段回路。
Claims (1)
- １ それぞれブートストラツプ電源線と、定電流
バイアストランジスタと、上記ブートストラツプ
電源線と上記定電流バイアストランジスタのコレ
クタとの間に接続された負荷手段と、上記負荷手
段に生ずる電圧によつてベース・エミツタ間バイ
アスを受けるトランジスタからなる定電流負荷手
段とを含む第１、第２の電力増幅回路と、上記第
１、第２の電力増幅回路の上記定電流バイアスト
ランジスタに共通のバイアス電圧を供給する共通
バイアス回路とを含む多チヤンネルパワーICで
あつて、上記共通バイアス回路は、一端が回路の
基準電位点に接続された第１の抵抗と、上記第１
の抵抗の他端と上記第１、第２の電力増幅回路の
上記定電流バイアストランジスタのエミツタとの
間に接続された第２、第３の抵抗と、上記第１の
抵抗に生ずる電圧をベース・エミツタ間に受ける
ように上記第１の抵抗にベース・エミツタが接続
され、コレクタが上記第１、第２の電力増幅回路
の定電流バイアストランジスタのベースに接続さ
れた第１のトランジスタと、上記第１のトランジ
スタのコレクタに接続したバイアス手段とを含む
ことを特徴とする多チヤンネルパワーIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13187279A JPS5656017A (en) | 1979-10-15 | 1979-10-15 | Multichannel power ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13187279A JPS5656017A (en) | 1979-10-15 | 1979-10-15 | Multichannel power ic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5656017A JPS5656017A (en) | 1981-05-16 |
| JPS6239567B2 true JPS6239567B2 (ja) | 1987-08-24 |
Family
ID=15068100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13187279A Granted JPS5656017A (en) | 1979-10-15 | 1979-10-15 | Multichannel power ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5656017A (ja) |
-
1979
- 1979-10-15 JP JP13187279A patent/JPS5656017A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5656017A (en) | 1981-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4059808A (en) | Differential amplifier | |
| US4042886A (en) | High input impedance amplifier circuit having temperature stable quiescent operating levels | |
| GB1453732A (en) | Current mirror amplifiers | |
| US4403199A (en) | Gain control systems | |
| US4030044A (en) | Monolithic amplifier having a balanced, double-to-single ended converter | |
| US4687984A (en) | JFET active load input stage | |
| US4163908A (en) | Bias circuit for complementary transistors | |
| US4369410A (en) | Monolithically integrable transistor amplifier having gain control means | |
| JPS6333727B2 (ja) | ||
| US5140181A (en) | Reference voltage source circuit for a Darlington circuit | |
| US3942129A (en) | Controlled gain amplifier | |
| JPH0626287B2 (ja) | 増幅装置 | |
| JPS6239567B2 (ja) | ||
| JPS631768B2 (ja) | ||
| US3950708A (en) | Gain-controlled amplifier | |
| US4731589A (en) | Constant current load and level shifter circuitry | |
| JP2504075B2 (ja) | トランジスタ増幅器 | |
| US4084129A (en) | Voltage controlled variable gain circuit | |
| JP3470835B2 (ja) | 演算増幅器 | |
| JP2532900Y2 (ja) | リミッタ回路 | |
| JPH0339933Y2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPS6113403B2 (ja) | ||
| JPS6121857Y2 (ja) | ||
| JPH0716138B2 (ja) | 増幅回路装置 |