JPS6239850B2

JPS6239850B2 -

Info

Publication number: JPS6239850B2
Application number: JP8890180A
Authority: JP
Inventors: Kenjiro Endo; Yoshuki Ishizawa; Masanori Tanaka; Koji Iwasaki
Original assignee: Toshiba Corp; Toshiba Emi Ltd
Current assignee: Toshiba Corp; EMI Music Japan Inc
Priority date: 1980-06-30
Filing date: 1980-06-30
Publication date: 1987-08-25
Also published as: JPS5714215A

Description

【発明の詳細な説明】

本発明はＡ／Ｄ変換器の各閾値近傍のアナログ
入力信号の変動や雑音に対して安定なデイジタル
変換出力を得ることのできるＡ／Ｄ変換器の安定
化回路に関する。Ａ／Ｄ変換器はアナログ信号をその信号レベル
に対応したデイジタル信号に変換するものとして
各種装置に広く用いられている。その一例として
第１図に示す如き装置についてみると、信号発生
源（DC）１で設定されたレベルのアナログ信号
をＡ／Ｄ変換器２でデイジタル信号に変換し、デ
イジタル信号処理を行う次段回路３に入力するも
のとする。この場合、Ａ／Ｄ変換器２のスレツシ
ヨルドレベル（閾値）近傍にアナログ入力信号レ
ベルがあるとその直流レベルやＡ／Ｄ変換器２の
スレツシヨルドレベルが温度変化、電源変動、誘
導雑音等によつて変動することによつてデイジタ
ル変換出力が変動し、ひいては次段回路３の誤動
作を招く等の問題を有している。即ち、Ａ／Ｄ変換器２の入力信号のフルスケー
ルをＸ_FS、デイジタル信号のビツト数がＮの場
合、Ａ／Ｄ変換器２は ΔＸ＝Ｘ_FS／２^N 毎に（２^N−１）個のスレツシヨルドレベル…Ｘ_i
_−１、Ｘ_i、Ｘ_i+1、Ｘ_i+2…を第２図に示すように設
定している。ここに図中Ａのようなレベルのアナ
ログ信号が入力されると、上記スレツシヨルドレ
ベルとのレベル比較によつてデイジタル信号が変
換出力される。このときＡ／Ｄ変換器２のコマン
ドパルスの周期（サンプリング周波数の逆数）が
入力信号の変動周期に比して十分短いとすると、
デイジタル信号のLSBは同図に示すようにアナロ
グ信号が各スレツシヨルドレベルを越える毎に反
転する。これは変換がバイナリに行われないとき
も同様であり、この場合、Ｎビツト出力のうち少
くとも１つのビツトが反転する。このビツト反転
は雑音等によつてアナログ信号が長周期、または
短周期で変動する場合（図中B₁およびB₂に示
す）にも同様であり、Ａ／Ｄ変換器２にとつては
好ましくないことである。本発明者等はこのような事情を考慮して、アナ
ログ入力信号が所定のレベル以上変化したときに
のみ変換動作を行わしめることにより、レベル変
動や雑音等による誤動作を未然に防ぎ、小さな雑
音成分を含むアナログ入力信号に対しても常に安
定したデイジタル信号変換を行い得るＡ／Ｄ変換
器の安定化回路を例えば特願昭54−88769号（特
開昭56−13830号公報）等により提唱した。第３図は上記提唱回路の一例を示す概略構成図
で、第４図はその作用を説明する為の図である。
第３図において、アナログ入力信号ｘは第１の係
数器１１を介して入力係数0.5が乗ぜられたのち
加算器１２に導びかれて後述する正帰還信号に加
算される。Ａ／Ｄ変換器１３は上記加算器１２に
よる加算信号ｚを入力し、これを例えばバイナリ
Ｎビツトのデイジタル信号に変換して出力する。
このデイジタル信号は前記アナログ入力信号ｘの
デイジタル変換出力として図示しない所定の回路
に導びかれると共に、ラツチ回路１４に供給され
る。ラツチ回路１４は上記デイジタル信号を、少
くとも前記Ａ／Ｄ変換器１３の一変換動作期間中
保持するもので、Ａ／Ｄ変換器１３がそのデイジ
タル出力信号を更新する都度、これを新たに記憶
する。つまりラツチ回路１４はＡ／Ｄ変換器１３
のデイジタル出力をラツチしたのち、上記Ａ／Ｄ
変換器１３が次の変換動作にて新たな変換デイジ
タル出力を得る迄、先にラツチしたデイジタル出
力を保持することになる。しかしてラツチ回路１
４にて保持されたデイジタル出力はＤ／Ａ変換器
１５に導びかれてアナログ信号ｙに変換される。
尚、このＤ／Ａ変換器１５は前記ラツチ回路１４
と共に、遅延機能を有する局部Ｄ／Ａ変換器とし
て作用するものである。そして、上記アナログ信
号ｙは第２の係数器１６に導びかれて係数0.5が
乗ぜられ、（0.5y）なる正帰還信号として前記加
算器１２に供給される。これらのラツチ回路１
４、Ｄ／Ａ変換器１５、係数器１６そして加算器
１２にて前記Ａ／Ｄ変換器１３に対する安定化回
路の正帰還ループが構成される。そしてＡ／Ｄ変
換器１３はｚ＝0.5x＋0.5y なるアナログ信号ｚに対してデイジタル変換動作
を行うことになる。さて、Ａ／Ｄ変換器１３の最小量子化精度（変
換ステツプ幅）ΔＸが、そのフルスケールをＸ_FS
としたとき ΔＸ＝Ｘ_FS／２^N（Ｎ：変換ビツト数）で示されるものとする。そして、デイジタル変換
出力のレベルＸ_i（ｉ＝０、１、２、３、〜、２
^N）はアナログ信号ｚのレベル範囲Ｘ_iｚ＜Ｘ_i+1＝Ｘ_i＋ΔＸに対して出力されるものとする。換言すれば、ア
ナログ信号ｚのレベル範囲が上記Ｘ_iからＸ_i+1な
る範囲にあるとき、Ａ／Ｄ変換器１３はレベルＸ
_iに相当したデイジタル変換信号を出力する。こ
のＡ／Ｄ変換器１３に対して上述した安定化回路
は次のように作用する。今、第４図に示すようにアナログ入力信号ｘが
変化し、Ａ／Ｄ変換器１３は上記アナログ入力信
号ｘの変化率に比して十分速い変換動作を行うも
のとする。初期時においてアナログ入力信号ｘのレベル範
囲が（X₀ｘ＜X₁）にあり、Ａ／Ｄ変換器１３の
出力レベルがX₀であると、このとき加算器１２
を介してＡ／Ｄ変換器１３に入力されるアナログ
信号z₁は z₁＝0.5x＋0.5X₀ となる。このアナログ信号z₁のとり得るレベル範
囲は 0.5X₀＋0.5X₀z₁＜0.5X₁＋0.5X₀ ………(1) 書き改めて X₀z₁＜X₀＋0.5ΔＸ＜X₁ で示される。従つてＡ／Ｄ変換器１３は先の初期
値X₀なるデイジタル信号を出力して安定化す
る。しかして前記アナログ入力信号ｘのレベルが
増大して、そのレベル範囲が（X₁ｘ＜X₂）とな
ると、加算器１２の出力信号z₂は z₂＝0.5x＋0.5X₀ となり、そのレベル範囲が 0.5X₁＋0.5X₀z₂＜0.5X₂＋0.5X₀ X₀＋0.5ΔＸz₂＜X₀＋ΔＸ＝X₁ ………(2) と最小量子化精度ΔＸの半分だけ変化する。然乍
ら、信号z₂はレベルX₁を越えることがないの
で、Ａ／Ｄ変換器１３は前記レベルX₀なるデイ
ジタル信号出力を維持する。つまり、初期時にお
いてアナログ入力信号ｘが（X₀ｘ＜X₂）なるレ
ベル範囲で変化しても、デイジタル変換出力に何
ら変化することがない。更にアナログ入力信号ｘのレベル範囲が（X₂
ｘ＜X₃）となつたとき、加算信号z₃のレベル範
囲は X₀＋ΔＸz₃＜X₀＋1.5ΔＸより、 X₁z₃＜X₁＋0.5ΔＸ＜X₂ (4) となり、Ａ／Ｄ変換器１３の変換出力レベルは
X₁（X₀＋ΔＸ）に変化する。これによつて正帰
還信号は0.5X₁に変化し、加算信号z′₃は z′₃＝0.5x＋0.5X₁ で示され、結局そのレベル範囲は X₁＜X₁＋0.5ΔＸz′₃＜X₁＋ΔＸ＝X₂………(5) となる。つまり加算信号ｚは0.5ΔＸ分だけ不連
続的に変化することになる。そして、アナログ入
力信号ｘが（X₃ｘ＜X₄）なる範囲に増大する
と、同様にしてＡ／Ｄ変換器１３の出力レベルが
X₂（＝X₁＋ΔＸ）に変化し、これは追従して加
算信号ｚが再び0.5ΔＸだけ不連続的に変化す
る。以下同様にしてアナログ信号ｘのレベル増大
に伴つて出力レベルがΔＸづつ変化し、また加算
信号ｚは0.5ΔＸの不連続的な変化を伴つて増加
する。尚、加算信号ｚはアナログ入力信号ｘが
X₀、X₁、X₂…なるレベルを越えない範囲にて変
化する場合、上記信号ｘの変化に対して0.5の割
合で、つまり0.5xなる変化を示すことは云うまで
もない。一方、上記変化により、アナログ入力信号ｘの
レベルが（X₁ｘ＜Ｘ_i+1）なる範囲にあり、そ
のときのＡ／Ｄ変換器１３の出力レベルがＸ_i-1
に定まつたとする。このときの加算信号z′_i-1は z′_i-1＝0.5x＋0.5X_i-1 ………(6) で与えられることになる。そしてアナログ入力信
号ｘのレベルが（Ｘ_i-1ｘ＜Ｘ_i）なる範囲に変
化すると、先ずz′_i-1のレベルを低い方へ過ぎるた
め信号ｘのレベルがＸ_iよりも小さくなつた時点
で変換出力レベルがＸ_i-1からＸ_i-2に変化する。
その結果、加算信号ｚが0.5ΔＸだけ不連続的に
低下する。そしてその変化点から信号ｘの変化に
対応して0.5xの変化を示す。以上を要約するに、Ａ／Ｄ変換器１３に与えら
れる加算信号ｚは、アナログ入力信号ｘの変化に
対応して、0.5xなる連続的な変化を示すと共に
Ａ／Ｄ変換器１３の閾値により規定されるレベル
を横切る毎に0.5ΔＸなる不連続的な変化を示す
ことになる。しかも上記0.5ΔＸの不連続的な変
化は、アナログ入力信号が増加するとき、その増
加の向きに生じ、逆に減少するときには減少の向
きに生じる。つまり、Ａ／Ｄ変換器１３の閾値に
より規定されるレベルＸ_i（ｉ＝０、１、２、
…、ｎ）の各中間レベルを中心としてアナログ入
力信号ｘに対応して変化する加算信号ｚに対して
Ａ／Ｄ変換器１３が変換動作する。従つてＡ／Ｄ
変換器１３に対して0.5ΔＸなる不感帯が付与さ
れることになる。故に、アナログ入力信号ｘが上
記閾値により規定されるレベルを中心として微小
変化してもＡ／Ｄ変換器１３の最小ビツト
（LSB）の変動による、所謂ばたつきを生じるこ
とがない。そして第４図に示す如く安定にその状
態を保つ。また加算信号ｚは常に入力信号ｘに対
応したものであるから、Ａ／Ｄ変換器１３の出力
としてアナログ入力信号に対応したものを得るこ
とができる。ところが上述の安定化方式によればアナログ入
力信号の変動や雑音等に対して安定したデイジタ
ル値を得ることができる優れた特徴を有するが、
未だ幾つかの問題点も有している。例えば第５図
に示すようにステツプ応答に遅れを生じ、また第
６図に示すように波形歪が生じ易い等の問題があ
る。今、入力信号レベルｘが量子化ステツプ番号
（QN）に換算したとき、QN＝0.5からQN＝100.5
迄変化するステツプ信号の応答につき考えてみれ
ば、コマンド信号（COMND）を与えてＡ／Ｄ変
換器１３を動作させると、初期時において加算信
号（帰還信号）ｚは入力信号ｘと出力ｙの平均レ
ベルを示すから、上記Ａ／Ｄ変換器１３の出力レ
ベルがQN＝50にステツプアツプする。しかしこ
のＡ／Ｄ変換器１３の出力変化によつても未だ入
力信号に対応しないので更にコマンド信号を順次
繰返して与えれば、その差分に対してＡ／Ｄ変換
器１３の出力がQN＝75、87、93…と順次変化す
る。そして最終的にはアナログ入力信号ｘに対応
した安定点QN＝99に収束する。つまり、この場
合変換動作を７回繰返えさなければデイジタル変
換出力が収束しない。また256量子化レベルの場
合には８回の繰返し変換処理を必要とし、一般的
に２^k量子化レベルのステツプ応答にｋ回の変換
処理によりデイジタル出力の収束が達せられる。
つまりステツプ応答性が悪いことがここに示され
る。また波形歪については第６図の三角波に対する
応答特性によつて示されるように、ヒステリシス
特性に起因する波形歪が生じる。これは入力信号
ｘとＤ／Ａ変換器１５の出力信号ｙとの平均値ｚ
による補償を受けて上記入力信号ｘがＡ／Ｄ変換
される為である。尚、図中Ｎは量子化雑音に歪が
重畳した成分の波形を示し、また図中Ｄは歪成分
を示す波形である。これらの波形から明らかなよ
うは上述した安定化方式によれば１量子化ステツ
プの波形歪が比較的多く生じることが判る。本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、アナログ入力信
号のレベル変動や雑音等によるＡ／Ｄ変換器の誤
動作を未然に防ぎ、微小雑音成分を含むアナログ
入力信号に対しても常に安定したデイジタル変換
処理を行わしめ、しかもステツプ応答性の向上と
変換波形歪の軽減を図つた簡易で実用性の高い
Ａ／Ｄ変換器の安定化回路を提供することにあ
る。即ち本発明は、先に特願昭54−88769号等によ
り提唱した安定化回路が基本的に第７図の流れ図
に示す如き巡回型フイルタを構成し、Ｈ_(z)＝0.5／（１−0.5z^-1）なる伝達関数特性を備えることに着目してなされ
たものである。尚、z^-1は１標本化周期１／の
遅延を示し、ｚはｚ＝exp（j2π）で示される。従つて今、上記信号処理に対して第
８図の流れ図に示す如き逆関数処理をＧ_(z)＝（１−0.5z^-1）／0.5 のように施せば、結局Ｈ_(z)×Ｇ_(z)＝１となり、伝達関数を１としてＡ／Ｄ変換処理を行
わしめ、ここに上述した目的を効果的に達成する
ことが可能となる。以下、図面を参照して本発明の実施例につき説
明する。第９図は第１の実施例を示す概略構成図で、第
３図に示す回路と同一部分には同一符号を付して
示してある。アナログ入力信号ｘは係数器１１を
介したのち第１の加算器１２に入力され、同加算
器１２により帰還信号と加算されてＡ／Ｄ変換器
１３に供給される。ラツチ回路１４はＡ／Ｄ変換
器１３のデイジタル出力信号をラツチし、前記ア
ナログ入力信号の１標本化周期遅延して出力して
いる。この遅延出力をＤ／Ａ変換器１５によりア
ナログ変換し、これに係数器１６により係数0.5
を乗じて前記帰還信号が生成されている。この信
号処理ループは先の第３図に示した回路と同じも
のである。一方、前記ラツチ回路１４を介して出
力されたデイジタル信号の１標本化周期遅延出力
はデイジタル係数器１７を介して第２の加算器１
８に供給されている。上記デイジタル係数器１７
は例えば並列入力されたデイジタル信号を１ビツ
トシフトする等して係数0.5を乗じるものであ
る。また前記第２の加算器１８はデイジタルアダ
ーから構成されるもので、他方に前記Ａ／Ｄ変換
器１３のデイジタル出力信号を入力している。そ
して、第２の加算器１８は上記Ａ／Ｄ変換器１３
のデイジタル出力信号と前記ラツチ回路１４およ
び係数器１７を介して係数0.5が乗じられた１標
本化周期前のデイジタル信号を加算し、ここに安
定化された前記アナログ入力信号ｘのデイジタル
変換出力を得ている。このように構成された本回路は等価的に第１０
図の信号流れ図により示される。この第１０図に
示す信号流れ図において実線はアナログ信号の流
れ、破線はデイジタル信号の流れの枝をそれぞれ
示している。また各枝に添えられた数値は各信号
流れの利得、Ｑは量子化演算（Ａ／Ｄ変換）、
Q^-1は逆量子化演算（Ｄ／Ａ変換）そしてZ^-1は
１標本化周期の遅延を示している。尚、上記量子
化の効果を無視（Ｑ＝Q^-1＝１）すると、先に第
７図および第８図に示した流れ図をZ^-1を共通に
して縦続に接続したものに相当し、その伝達関数
は１となる。しかし実際にはＱ≠１、Q^-1≠１で
あることから若干の誤差が生じることは否めな
い。かくして上記構成の回路のステツプ波形に対す
る応答は第１１図実線Ｙ_cで示すように遅れのな
い急岐な立上りとなる。尚、８図の繰返しコマン
ドパルスを与える期間において１量子化ステツプ
の振動が生じるが、これは量子化誤差に起因する
ものである。またこのようなステツプ波形応答は
前述した伝達関数を１とするべく構成により得ら
れたものに外ならない。また三角波形応答についてみれば、入力信号ｘ
のレベルが上昇するとき、最初のＹ_cは正しい値
を示すが次のコマンドを受けたとき１量子化ステ
ツプ低い値となる。また入力信号ｘのレベルが下
降するとき、２番目のＹ_c以後が正しい値を示
し、最初のＹ_cのみが１量子化ステツプ低い値を
示すことになる。また先に提唱した回路では、デ
イジタル変換出力がＹそのものであるから、これ
に対比してみれば本回路は波形歪についてみた場
合はそれほど有利でないことが判る。このように本回路によれば、本発明者らが先に
提唱した安定化回路の特徴およびその利点を損う
ことなしに、上記回路が有するステツプ応答の問
題を効果的に解消することができる。しかも１標
本化遅延され、且つ保数0.5が乗じられた信号を
Ａ／Ｄ変換器１３の出力に加算すると云う簡易な
構成によつて実現できる。つまり、アナログ信号
のレベル変動や雑音等の影響による誤動作を招く
ことなく、ステツプ応答性が良く常に安定したデ
イジタル変換を行い得る。ところで上述した第１の実施例回路によればス
テツプ応答性の向上を図り得るが、更に波形歪の
軽減を図り、特性を向上させることができる。第
１３図はその例を示す第２の実施例の概略構成模
式図である。この構成図は信号流れ図に機能ブロ
ツクを付加して示したものであり、前記Ａ／Ｄ変
換器１３の出力およびラツチ回路１４の出力をそ
れぞれ論理演算ユニツト２１に導びき、同ユニツ
ト２１の演算によりフラツグ２２を立てると共に
このフラツグ情報に従つて補償信号を生成するよ
うに構成される。そして上記補償信号を第３の加
算器２３に導びいて前記第２の加算器１８の出力
Ｙ_cに加算して、最終的にデイジタル変換データ
Ａを得る如く構成される。上記論理演算ユニツト
２１は、先の実施例において三角波形応答に１量
子化ステツプの誤差が生じることに鑑み、これを
補償すべく第１４図に示す制御フローに従つて補
償信号を生成し、出力Ｙ_cに加算している。この第１４図に示す制御フローにつき簡単に説
明すれば、先ず判定部(i)にて「Ｙ−YZ^-1」なる
演算を施し、Ａ／Ｄ変換器１３の出力Ｙと１標本
化前の出力YZ^-1との大小を判定している。そし
て上記演算結果が「正」なるときにフラツグ
“１”を立て(ii)、逆に「負」なるときにはフラツ
グ“０”を立てている(iii)。上記フラツグ“１”が
立てられた場合、第３の加算器２３は第２の加算
器１８の出力Ｙ_cをそのまま出力する(iv)。またフ
ラツグ“０”が立てられた場合には第３の加算器
２３は第２の加算器１８の出力Ｙ_cに１量子化ス
テツプレベル「１」を加算し、これをデイジタル
変換データとして出力する(v)。また前記(i)に示す
判定によつて両者が等しいとき、その演算出力が
零となるので(vi)に示すフラツグの判定が行われ
る。そして、先の標本化点におけるフラツグの態
様に応じて、即ちフラツグ“１”が立つている場
合には１量子化ステツプレベルの加算を行わし
め、また逆にフラツグが“０”である場合、第２
の加算器１８の出力Ｙ_cをそのまま出力すべく作
動する。このような補償制御を施すことによつて、その
出力は第１１図および第１２図中Ａに示す如く変
化し、第１の実施例で得られたステツプ応答特性
を損うことなく波形歪が更に改善される。すなわ
ち、第１２図において、Ｎは量子化雑音とひずみ
の重畳された波形である。実線は波形Ｙに対する
波形、点線はＡに対する波形である。また、同図
ＤはＡに対する波形のひずみ成分のみを描いたも
ので、第６図Ｄにくらべ、ひずみ成分が非常に小
さくなつていることがわかる。第１５図は上記制御フローに従つた動作を行う
制御ユニツト２１およびフラツグ回路２２の構成
を示すもので、判定回路２５、この判定回路の出
力によつてセツトリセツトされるフリツプフロツ
プ（フラツグ回路）２６、そしてこれらの出力を
論理演算するアンド回路２７とオア回路２８とに
より構成される。このような回路によれば次表の
如き論理出力（補償信号）が得られ、これに従つ
て第３の加算器２３が出力Ｙ_cに対する補償を行
うことになる。

【表】尚、上記表中Ｑは、条件変化前の状態を保持す
ることを示している。かくしてここに、先の第１の実施例における特
定条件での１量子化ステツプの誤差分が効果的に
補償され、ここに精度の高い安定したデイジタル
変換データを得ることができる。尚、本発明は上記各実施例に限定されるもので
はない。実施例ではラツチ回路１４を共用して双
方の安定化を行わしめしたが、別個に供えたラツ
チ回路を用いてもよい。またラツチ回路に代る別
の遅延手段を用いてもよいことは勿論のことであ
る。また第２の加算器に与える信号の生成をアナ
ログ形態で行わしめ、これをＡ／Ｄ変換して加え
るようにしてもよく、また各ループの要素を適宜
共用するようにしてもよい。更にはアナログ信号
のダイナミツクレンジやデイジタル変換出力のビ
ツト数等も仕様に応じて定めればよいものであ
る。要するに本発明はその要旨を逸脱しない範囲
で種々変形して実施することができる。さて、上述した如き種々の利点を有する本発明
に係る安定化回路は、種々装置に組込んで用いる
ことができる。第１６図はレベル調整器に組込ん
だ例を示すもので、本発明に係るＡ／Ｄ変換器お
よびその安定化回路は図中破線で示すブロツク３
１で表わしてある。このブロツク３１には直流電
源３２の電位を可変抵抗３３によつて分圧した任
意のアナログ電圧値が与えられる。このアナログ
電圧値を入力したブロツク３１は前述したように
上記電圧値に相当したデイジタル信号を出力し、
これをデイジタルマルチプライヤ（乗算器）３４
に与えている。このマルチプライヤ３４は、例え
ばデイジタル符号化したオーデイオ信号を入力と
するもので、このデイジタル入力信号に先のデイ
ジタル信号、即ち係数値を乗算して出力するもの
である。ここで今、上記デイジタル符号化された入力信
号が12〜16ビツトで表現されるものとすると有効
桁を保つて乗算を行う場合、一般にブロツク３１
からの制御信号も12〜16ビツト必要とする。これ
を８ビツトの制御信号で乗算を行い、且つその制
御信号が不安定であるとすると、入力信号の下位
数ビツトの持つ情報が全く失なわれて無意味なも
のとなる虞れがある。しかるに本発明回路（ブロ
ツク３１）によつて安定化され、且つ誤差を補償
したデイジタル制御信号によつて乗算制御する場
合、その信号が高精度で安定であるが故に高々８
ビツト程度で十分にその目的を達することができ
る。またこのとき、電源３２の不安定さや、抵抗
３３による雑音成分等によつて乗算処理に悪影響
を与えることがなく、デイジタル制御型レベル調
整器として絶大なる効果を奏する。しかも高いビ
ツト数の信号を少いビツト数のデイジタル信号で
安定に制御することができ、安価に且つ簡易に構
成することができる利点もある。以上、詳述したように本発明によれば、正帰還
により安定化されたＡ／Ｄ変換出力のステツプ応
答遅れおよび波形歪を遅延加算処理によるフイー
ドフオワード形式の補正手段により補正するの
で、微小レベル変動や雑音等に起因する誤動作の
ない、しかも変換特性の優れた常に安定したＡ／
Ｄ変換動作を可能とする。更に時間的に隣接した
標本化値の大小に応じて量子化誤差を補償するの
で精度の高いＡ／Ｄ変換を常に信頼性良く行わし
める簡易で実用性の高い構成のＡ／Ｄ変換器の安
定化回路をここに提供することができる。

【図面の簡単な説明】

第１図はＡ／Ｄ変換器の機能を説明する為の
図、第２図はＡ／Ｄ変換動作を説明する信号のレ
ベル図、第３図は先に提唱したＡ／Ｄ変換器の安
定化回路の構成図、第４図乃至第６図はそれぞれ
上記回路の動作特性を示す図、第７図および第８
図はＡ／Ｄ変換処理の伝達特性を模式的に示す信
号流れ図、第９図は本発明の第１の実施例を示す
概略構成図、第１０図は実施例回路の等価的な信
号流れ図、第１１図および第１２図はそれぞれ実
施例回路の動作特性を示す図、第１３図は本発明
の第２の実施例を示す概略的な信号流れ図、第１
４図は制御フローを示す図、第１５図は第２の実
施例の要部構成図、第１６図は本発明を用いて構
成されたシステムの概略を示す図である。１１……係数器、１２……第１の加算器、１３
……Ａ／Ｄ変換器、１４……ラツチ回路、１５…
…Ｄ／Ａ変換器、１６……係数器、１７……係数
器、１８……第２の加算器、２１……制御ユニツ
ト、２２……フラツグ回路、２３……第３の加算
器。

Claims

【特許請求の範囲】１アナログ入力信号と正帰還信号とを加算して
Ａ／Ｄ変換器に供給する第１の加算器と、上記
Ａ／Ｄ変換器で変換出力されたデイジタル信号を
前記アナログ入力信号の１標本化周期遅延する遅
延手段と、この遅延出力をアナログ変換すると共
に0.5倍の係数を乗じて前記正帰還信号を生成す
る手段と、前記遅延出力に0.5倍の係数を乗じた
補助信号と前記Ａ／Ｄ変換器が出力するデイジタ
ル信号とを加算して出力する第２の加算器とを具
備したことを特徴とするＡ／Ｄ変換器の安定化回
路。２アナログ入力信号と正帰還信号とを加算して
Ａ／Ｄ変換器に供給する第１の加算器と、上記
Ａ／Ｄ変換器で変換出力されたデイジタル信号を
前記アナログ入力信号の１標本化周期遅延する手
段と、この遅延出力をアナログ変換すると共に
0.5倍の係数を乗じて前記正帰還信号を生成する
手段と、前記遅延出力に0.5倍の係数を乗じた補
助信号と前記Ａ／Ｄ変換器が出力するデイジタル
信号とを加算する第２の加算器と、前記Ａ／Ｄ変
換器の出力デイジタル信号と前記遅延出力とのレ
ベルの大小を比較判定する手段と、この判定結果
に従つて補正信号を生成して前記第２の加算器の
デイジタル出力信号に加算する第３の加算器とを
具備したことを特徴とするＡ／Ｄ変換器の安定化
回路。３正帰還信号を生成する手段は、デイジタル遅
延出力をアナログ変換する局部Ｄ／Ａ変換器と、
この局部Ｄ／Ａ変換器のアナログ出力信号に0.5
倍の係数を乗じる係数器とから構成されるもので
ある特許請求の範囲第１項あるいは第２項記載の
Ａ／Ｄ変換器の安定化回路。４Ａ／Ｄ変換器の出力デイジタル信号と遅延出
力とのレベル判定により生成される補正信号は上
記遅延出力が大なるとき、および上記デイジタル
信号と遅延出力が等しく且つ１標化周期前のレベ
ル判定が前記出力デイジタル信号が大なるときに
Ａ／Ｄ変換器の１量子化ステツプレベル、他の条
件下で零レベルの信号としてそれぞれ生成される
ものである特許請求の範囲第２項記載のＡ／Ｄ変
換器の安定化回路。