JPS624030B2 - - Google Patents
Info
- Publication number
- JPS624030B2 JPS624030B2 JP55051768A JP5176880A JPS624030B2 JP S624030 B2 JPS624030 B2 JP S624030B2 JP 55051768 A JP55051768 A JP 55051768A JP 5176880 A JP5176880 A JP 5176880A JP S624030 B2 JPS624030 B2 JP S624030B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- signal
- loop
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】
データ伝送システムにおいては、系の一部例え
ば端末機器、モデム、回線等に障害が発生する場
合がある。このような場合システムのどの個所に
障害が発生したか調査する必要がある。この発明
は一方の端末側（以下試験端末と呼ぶ）でシステ
ムのこのような障害を探索できるよう、遠隔端末
のモデム等（以下被試験端末と呼ぶ）にループ回
路を構成させて試験端末からの信号を折り返して
返送させ試験を行う方式に関し、特にそのループ
を構成させるデータ伝送システムのループ構成回
路に関するものである。
ば端末機器、モデム、回線等に障害が発生する場
合がある。このような場合システムのどの個所に
障害が発生したか調査する必要がある。この発明
は一方の端末側（以下試験端末と呼ぶ）でシステ
ムのこのような障害を探索できるよう、遠隔端末
のモデム等（以下被試験端末と呼ぶ）にループ回
路を構成させて試験端末からの信号を折り返して
返送させ試験を行う方式に関し、特にそのループ
を構成させるデータ伝送システムのループ構成回
路に関するものである。
被試験端末にループを構成させる方法として、
試験端末から搬送波を断続的に送信し被試験端末
はその断続回数を検出してループを構成する方法
と、試験端末が符号を送信し被試験端末はその符
号を識別してループを構成する方法がある。本発
明は後者に属する。
試験端末から搬送波を断続的に送信し被試験端末
はその断続回数を検出してループを構成する方法
と、試験端末が符号を送信し被試験端末はその符
号を識別してループを構成する方法がある。本発
明は後者に属する。
試験端末が被試験端末へループを構成させるた
めに送信する符号は一般に、ループを構成するよ
う通知するループ構成符号と、マルチドロツプシ
ステム等のように被試験端末が多くある場合一つ
の被試験端末を指定するアドレス符号と、被試験
端末がループを構成する種類を示すモード符号が
あり、システムによつては全ての符号が使用され
る場合とその内の２種の符号が使用される場合と
がある。ループを構成する種類としては、その被
試験端末の入力信号を内部機能を通さず出力に折
り返すループ、出力信号を入力に折り返すルー
プ、被試験端末のある一部の機能を通つた後の信
号を他の機能入力に内部で折返すループが公知で
ある。従来これらの符号は以下の符号が使用され
ていた。
めに送信する符号は一般に、ループを構成するよ
う通知するループ構成符号と、マルチドロツプシ
ステム等のように被試験端末が多くある場合一つ
の被試験端末を指定するアドレス符号と、被試験
端末がループを構成する種類を示すモード符号が
あり、システムによつては全ての符号が使用され
る場合とその内の２種の符号が使用される場合と
がある。ループを構成する種類としては、その被
試験端末の入力信号を内部機能を通さず出力に折
り返すループ、出力信号を入力に折り返すルー
プ、被試験端末のある一部の機能を通つた後の信
号を他の機能入力に内部で折返すループが公知で
ある。従来これらの符号は以下の符号が使用され
ていた。
ループ構成符号はある生成多項式の０または１
のスクランブル信号a1ビツト、アドレス符号はア
ドレス指定の数によつて１〜８ビツト程度の符
号、モード符号もアドレス符号と同様に作られた
符号が使用されていた。
のスクランブル信号a1ビツト、アドレス符号はア
ドレス指定の数によつて１〜８ビツト程度の符
号、モード符号もアドレス符号と同様に作られた
符号が使用されていた。
被試験端末はループ構成符号を連続してa2ビツ
ト（a1≧a2≧２）、アドレス符号およびモード符
号を検出しループを構成していた。
ト（a1≧a2≧２）、アドレス符号およびモード符
号を検出しループを構成していた。
一般に試験端末が被試験端末にループ構成を行
なわせ試験を行う場合はデータ伝送が正常でなく
システムに障害が発生した場合であるために、す
べての符号が送受信される保証はない。
なわせ試験を行う場合はデータ伝送が正常でなく
システムに障害が発生した場合であるために、す
べての符号が送受信される保証はない。
従来の方式であると、上記理由により例えば以
下の如き誤りが生ずる。例えば被試験端末が４、
ループの種類が２とするとアドレス符号２ビツト
（00、01、11、10の４アドレス）モード符号１ビ
ツト（０、１の２ケ）となり、第１図イに示した
ごとくループ構成符号a1ビツト送信された後これ
らの信号が送信されたとする。そして第１図ロに
示したごとく被試験端末がa1ビツト中a2ビツト検
出後１ビツトエラーが発生したとする。この場合
アドレス符号あるいはモード符号を誤つて検出し
正常動作をしなくなる。a2小さいとデータ伝送中
の信号がループ構成符号として誤り、a1＝a2とす
れば誤りが多いとループ構成が出来ない。
下の如き誤りが生ずる。例えば被試験端末が４、
ループの種類が２とするとアドレス符号２ビツト
（00、01、11、10の４アドレス）モード符号１ビ
ツト（０、１の２ケ）となり、第１図イに示した
ごとくループ構成符号a1ビツト送信された後これ
らの信号が送信されたとする。そして第１図ロに
示したごとく被試験端末がa1ビツト中a2ビツト検
出後１ビツトエラーが発生したとする。この場合
アドレス符号あるいはモード符号を誤つて検出し
正常動作をしなくなる。a2小さいとデータ伝送中
の信号がループ構成符号として誤り、a1＝a2とす
れば誤りが多いとループ構成が出来ない。
本発明は上記欠点を除去する新たなデータ伝送
システムのループ構成回路を提供するものであ
る。
システムのループ構成回路を提供するものであ
る。
本発明はループ構成符号、アドレス符号、およ
びモード符号をそれぞれ独立して検出させる方式
を採用したもので以下に図面を参照して説明す
る。
びモード符号をそれぞれ独立して検出させる方式
を採用したもので以下に図面を参照して説明す
る。
第２図は本発明の回路動作を示すタイムチヤー
トである。第２図イは試験端末から送信された符
号で、a1はループ構成符号のビツト数で、ある生
成多項式の０または１のスクランブル信号、b1は
アドレス符号のビツト数で、これは他の生成多項
式の０または１のスクランブル信号、c1はモード
符号のビツト数で、これはもう一つの生成多項式
の０または１のスクランブル信号である。第２図
ロは被試験端末がイの送信符号を検出した符号
で、a3，b3，c3はa1，b1，c1のうち連続して正し
く検出したビツト数である。
トである。第２図イは試験端末から送信された符
号で、a1はループ構成符号のビツト数で、ある生
成多項式の０または１のスクランブル信号、b1は
アドレス符号のビツト数で、これは他の生成多項
式の０または１のスクランブル信号、c1はモード
符号のビツト数で、これはもう一つの生成多項式
の０または１のスクランブル信号である。第２図
ロは被試験端末がイの送信符号を検出した符号
で、a3，b3，c3はa1，b1，c1のうち連続して正し
く検出したビツト数である。
被試験端末がループ構成符号をa2ビツト以上ア
ドレス符号をb2ビツト以上モード符号をc2ビツト
以上連続して正しく検出したときループを構成す
るとすればa3≧a2、b3≧b2、c3≧c2にて被試験端
末は正しくループを構成出来ることになる。しか
も各信号はそれぞれ独立してa3，b3，c3ビツト正
しく検出すればループを構成することが出来る。
ドレス符号をb2ビツト以上モード符号をc2ビツト
以上連続して正しく検出したときループを構成す
るとすればa3≧a2、b3≧b2、c3≧c2にて被試験端
末は正しくループを構成出来ることになる。しか
も各信号はそれぞれ独立してa3，b3，c3ビツト正
しく検出すればループを構成することが出来る。
第３図は本発明の送信部の一実施例を示し、第
４図はそのタイムチヤートである。第３図におい
て、３０１は送信データ入力端子、３０２はタイ
ミング信号入力端子、３０３はループを構成させ
るための制御信号入力端子、３０４は送信データ
出力端子、３０５，３０６は制御回路、３０５０
１，３０５０２，３０６０１〜３０６０ｎ―２は
スイツチ、３０７はセレクタ回路、３０７０１，
３０７０２はセレクタ、３０８はセレクタ回路、
３０８０１はセレクタ、３０９はスクランブラ回
路、３０９０１，３０９０２はエクスクリユーシ
ブオア回路、３０９０３〜３０９０ｎはシフトレ
ジスタ、３１０はゲート回路、３１０１０１〜３
１０１０ｎ―３，３１０２０１〜３１０２０５は
ノア回路、３１１は制御信号作成回路である。
４図はそのタイムチヤートである。第３図におい
て、３０１は送信データ入力端子、３０２はタイ
ミング信号入力端子、３０３はループを構成させ
るための制御信号入力端子、３０４は送信データ
出力端子、３０５，３０６は制御回路、３０５０
１，３０５０２，３０６０１〜３０６０ｎ―２は
スイツチ、３０７はセレクタ回路、３０７０１，
３０７０２はセレクタ、３０８はセレクタ回路、
３０８０１はセレクタ、３０９はスクランブラ回
路、３０９０１，３０９０２はエクスクリユーシ
ブオア回路、３０９０３〜３０９０ｎはシフトレ
ジスタ、３１０はゲート回路、３１０１０１〜３
１０１０ｎ―３，３１０２０１〜３１０２０５は
ノア回路、３１１は制御信号作成回路である。
本発明の実施例は、ループ構成符号として、１
＋Ｘ-m＋Ｘ-nの０スクランブル信号、アドレス符
号として１＋Ｘ-1＋Ｘ-nの０スクランブル信号
（１＋Ｘ-m＋Ｘ-n及び１＋Ｘ-l＋Ｘ-nを除いた１
＋Ｘ-1＋Ｘ-n、……、１＋Ｘ-n-1＋Ｘ-nの０また
は１のスクランブルを３０６であらかじめセツト
しておく、即ち２×（ｎ−３）のアドレスがセツ
ト出来るがここでは１＋Ｘ-1＋Ｘ-nの０スクラン
ブルをアドレスとした。）、ループ構成の種類を指
定するモード符号として１＋Ｘ-l＋Ｘ-nの１スク
ランブル（ここでは１＋Ｘ-l＋Ｘ-nのみの０又は
１のスクランブルの２種類にしている、ここでは
１のスクランブルに３０５の３０５０１でセツト
している。なお他の符号を更に追加すればアドレ
ス側がその数だけ減少するのは明らかである。）
にセツトした例である。
＋Ｘ-m＋Ｘ-nの０スクランブル信号、アドレス符
号として１＋Ｘ-1＋Ｘ-nの０スクランブル信号
（１＋Ｘ-m＋Ｘ-n及び１＋Ｘ-l＋Ｘ-nを除いた１
＋Ｘ-1＋Ｘ-n、……、１＋Ｘ-n-1＋Ｘ-nの０また
は１のスクランブルを３０６であらかじめセツト
しておく、即ち２×（ｎ−３）のアドレスがセツ
ト出来るがここでは１＋Ｘ-1＋Ｘ-nの０スクラン
ブルをアドレスとした。）、ループ構成の種類を指
定するモード符号として１＋Ｘ-l＋Ｘ-nの１スク
ランブル（ここでは１＋Ｘ-l＋Ｘ-nのみの０又は
１のスクランブルの２種類にしている、ここでは
１のスクランブルに３０５の３０５０１でセツト
している。なお他の符号を更に追加すればアドレ
ス側がその数だけ減少するのは明らかである。）
にセツトした例である。
なお多くのシステムを一つに試験端末を使用す
るような場合、ループ構成符号を例えば５０６で
１＋Ｘ-m＋Ｘ-nの１スクランブル等として増加さ
せまた生成多項式を更に使用すれば更にアドレス
符号も減少するが、ここでは、後述する受信部は
１＋Ｘ-m＋Ｘ-nの０スクランブルを使用した場合
を示している。このようにセツトされた状態で、
まずスウイツチ等の手段により３０３へ第４図１
の如く信号を印加することにより、以下に述べる
ように、ループ構成符号、アドレス符号、ループ
の種類を示す符号が３０８を経由して３０４へ出
力される。
るような場合、ループ構成符号を例えば５０６で
１＋Ｘ-m＋Ｘ-nの１スクランブル等として増加さ
せまた生成多項式を更に使用すれば更にアドレス
符号も減少するが、ここでは、後述する受信部は
１＋Ｘ-m＋Ｘ-nの０スクランブルを使用した場合
を示している。このようにセツトされた状態で、
まずスウイツチ等の手段により３０３へ第４図１
の如く信号を印加することにより、以下に述べる
ように、ループ構成符号、アドレス符号、ループ
の種類を示す符号が３０８を経由して３０４へ出
力される。
この信号がなんらかの形で受信部へ到着する。
（例えばモデムを使用している場合は変復調がな
される。）後に詳述するが、受信部の５０１へこ
の信号が入力する。受信部のアドレスは５０８で
１＋Ｘ-1＋Ｘ-nの０スクランブルにセツトされて
いる。１＋Ｘ-l＋Ｘ-nの１スクランブルのループ
の種類を示す信号は５０４へ出力する。
（例えばモデムを使用している場合は変復調がな
される。）後に詳述するが、受信部の５０１へこ
の信号が入力する。受信部のアドレスは５０８で
１＋Ｘ-1＋Ｘ-nの０スクランブルにセツトされて
いる。１＋Ｘ-l＋Ｘ-nの１スクランブルのループ
の種類を示す信号は５０４へ出力する。
ループ構成信号を送信しない場合、制御信号作
成回路３１１はセレクタ回路３０８を制御し、セ
レクタ回路３０８に入力端子３０１からの入力信
号を出力端子３０４に出力させる。ループを構成
させるため、入力端子３０３に第４図１の如く信
号を印加する。制御信号作成回路３１１は３１０
２０４および３０７０２に第４図２を、３１０２
０３に第４図４を、３１０２０２および３０７０
１に第４図３を３０８０１に第４図５なる信号を
与える。この場合第４図７の如く３０５からの信
号が３０７０２を経由し３０９に入力し３１０２
０４のゲートが開き、ループ構成符号の生成多項
式１＋Ｘ-m＋Ｘ-nの０スクランブル信号がa1ビツ
ト、次いで、３０６からの信号が３０７０１，３
０７０２を経由して３０９に入力し３１０２０７
のゲートが開き、アドレス符号の生成多項式１＋
Ｘ-1＋Ｘ-nの１スクランブル信号がb1ビツト、次
に３０５からの３０５０１で示した信号が３０７
０１，３０７０２を経由して３０９に入力し３１
０２０３のゲートを開き３０５でセツトされた信
号モード符号の生成多項式１＋Ｘ-l＋Ｘ-nのスク
ランブラ信号c1ビツトを３０８を経由して３０４
の出力端子へ出力する。
成回路３１１はセレクタ回路３０８を制御し、セ
レクタ回路３０８に入力端子３０１からの入力信
号を出力端子３０４に出力させる。ループを構成
させるため、入力端子３０３に第４図１の如く信
号を印加する。制御信号作成回路３１１は３１０
２０４および３０７０２に第４図２を、３１０２
０３に第４図４を、３１０２０２および３０７０
１に第４図３を３０８０１に第４図５なる信号を
与える。この場合第４図７の如く３０５からの信
号が３０７０２を経由し３０９に入力し３１０２
０４のゲートが開き、ループ構成符号の生成多項
式１＋Ｘ-m＋Ｘ-nの０スクランブル信号がa1ビツ
ト、次いで、３０６からの信号が３０７０１，３
０７０２を経由して３０９に入力し３１０２０７
のゲートが開き、アドレス符号の生成多項式１＋
Ｘ-1＋Ｘ-nの１スクランブル信号がb1ビツト、次
に３０５からの３０５０１で示した信号が３０７
０１，３０７０２を経由して３０９に入力し３１
０２０３のゲートを開き３０５でセツトされた信
号モード符号の生成多項式１＋Ｘ-l＋Ｘ-nのスク
ランブラ信号c1ビツトを３０８を経由して３０４
の出力端子へ出力する。
よつてループ構成符号、アドレス符号、モート
符号をそれぞれa1，b1，c1ビツト送信することが
出来る。
符号をそれぞれa1，b1，c1ビツト送信することが
出来る。
第５図は本発明の受信部の一実施例を示し、第
６図はそのタイムチヤートである。
６図はそのタイムチヤートである。
第５図において、５０１は受信データ入力端
子、５０２はタイミング信号入力端子、５０３は
ループクリア信号入力端子、５０４，５０５はル
ープ構成の種類１および２を行う信号の出力端
子、５０６はデイスクランブラ回路、５０６０
１，５０６０２はエクスクリユーシブオア回路、
５０６０３〜５０６０ｎ＋１はシフトレジスタ、
５０７はクリア信号作成回路、５０７０１，５０
７０４〜５０７０６はシフトレジスタ、５０７０
２はエクスクリユーシブオア回路、５０７０３は
オア回路、５０７０７〜５０７１０はナンド回
路、５０８は制御回路、５０８０１〜５０８０ｎ
―２はスイツチ、５０９はゲート回路、５０９１
０１〜５０９１０ｎ―３，５０９２０１〜５０９
２０５はノア回路、５１０はゲート信号作成回
路、５１００１はアンド回路、５１００２，５１
００３はナンド回路、５１００４はノア回路、５
１００５，５１００６は反転回路、５１１はシフ
トレジスタ、カウンタ、論理回路で構成されるタ
イマー、５１２はループ構成信号作成回路、５１
２０１，５１２０２はナンド回路、５１２０３，
５１２０４は反転回路、５１２０５〜５１２０７
はノア回路、５１２０８〜５１２１１，５１２１
６はオア回路、５１２１２〜５１２１５はシフト
レジスタ、５１３はループ構成解除信号作成回
路、５１３０１は反転回路、５１３０２はナンド
回路、５１３０３はシフトレジスタ、カウンタ、
論理回路で構成されるタイマー、５１３０４はオ
ア回路である。
子、５０２はタイミング信号入力端子、５０３は
ループクリア信号入力端子、５０４，５０５はル
ープ構成の種類１および２を行う信号の出力端
子、５０６はデイスクランブラ回路、５０６０
１，５０６０２はエクスクリユーシブオア回路、
５０６０３〜５０６０ｎ＋１はシフトレジスタ、
５０７はクリア信号作成回路、５０７０１，５０
７０４〜５０７０６はシフトレジスタ、５０７０
２はエクスクリユーシブオア回路、５０７０３は
オア回路、５０７０７〜５０７１０はナンド回
路、５０８は制御回路、５０８０１〜５０８０ｎ
―２はスイツチ、５０９はゲート回路、５０９１
０１〜５０９１０ｎ―３，５０９２０１〜５０９
２０５はノア回路、５１０はゲート信号作成回
路、５１００１はアンド回路、５１００２，５１
００３はナンド回路、５１００４はノア回路、５
１００５，５１００６は反転回路、５１１はシフ
トレジスタ、カウンタ、論理回路で構成されるタ
イマー、５１２はループ構成信号作成回路、５１
２０１，５１２０２はナンド回路、５１２０３，
５１２０４は反転回路、５１２０５〜５１２０７
はノア回路、５１２０８〜５１２１１，５１２１
６はオア回路、５１２１２〜５１２１５はシフト
レジスタ、５１３はループ構成解除信号作成回
路、５１３０１は反転回路、５１３０２はナンド
回路、５１３０３はシフトレジスタ、カウンタ、
論理回路で構成されるタイマー、５１３０４はオ
ア回路である。
ループ構成解除信号作成回路５１３はループ構
成符号を受信し、５１２１２から５１３０２へ１
信号を与え、ループの種類の信号を受信しなけれ
ば、５１３０３がある一定時間時間カウントし、
５１３０４へ１信号パルス第６図８を与えること
によりループを解除する。またループの種類の信
号を受信すると５１２１６１信号が入り、５１３
０２へ信号を与え上記カウンターをクリアし、あ
らためてカウントを始めある一定の時間がたつと
第６図７１信号パルス第６図８を５１３０４へ与
えループを解除する。５０３はループを解除した
い時外部から第６図８の信号を加えることにより
ループを解除させる。ループ構成信号作成回路５
１２は５０６及び５１１からループ構成符号、ア
ドレス符号、ループの種類を示す符号をもらい、
５１２１２，５１２１３及び５１２１４あるいは
５１２１５から、それぞれの信号を出力する。
成符号を受信し、５１２１２から５１３０２へ１
信号を与え、ループの種類の信号を受信しなけれ
ば、５１３０３がある一定時間時間カウントし、
５１３０４へ１信号パルス第６図８を与えること
によりループを解除する。またループの種類の信
号を受信すると５１２１６１信号が入り、５１３
０２へ信号を与え上記カウンターをクリアし、あ
らためてカウントを始めある一定の時間がたつと
第６図７１信号パルス第６図８を５１３０４へ与
えループを解除する。５０３はループを解除した
い時外部から第６図８の信号を加えることにより
ループを解除させる。ループ構成信号作成回路５
１２は５０６及び５１１からループ構成符号、ア
ドレス符号、ループの種類を示す符号をもらい、
５１２１２，５１２１３及び５１２１４あるいは
５１２１５から、それぞれの信号を出力する。
タイマー５１１は５０７０３からループ構成符
号０をもらいa2ビツトカウントすると５１２０２
へ１信号を出力し、５１００１からの第６図４の
信号及び５１００３の信号の極性を反転させアド
レス符号を受信させる状態にする。次に５０７０
３からのアドレス符号０（または１、この回路で
は０）をもらいb2カウントし５１２へ出力し、５
１００３および５１００２の極性を反転し（第６
図５，６）ループの種類を示す符号を受信させる
状態にする。これを同様にc2ビツトカウントし５
１００２の極性を反転させる。即ち、５１１は
a2，b2，c2のタイマーである。５１０はタイマー
５１１にループ構成符号、アドレス符号及びルー
プの種類を示す符号をカウントさせるゲート信号
作成回路で、５１２の５１２１２，５１２１３及
び５１２１６からそれぞれの信号をもらい、５０
９の生成多項式を作る回路を駆動する。クリア信
号作成回路５０７は５０６から連続する１または
０の信号をもらい０符号にて５１１のタイマーを
駆動すると共に１符号で５１１をクリアする。即
ち５０６からの０あるいは１が連続しない場合、
及びループ構成符号、アドレス符号、ループの種
類を示す信号a2ビツト、b2ビツトc2ビツト５１１
がカウントする毎に５１２１２，５１２１３，５
１２１６から１信号をもらい１パルスの１信号を
作成し５１１をクリアする回路である。
号０をもらいa2ビツトカウントすると５１２０２
へ１信号を出力し、５１００１からの第６図４の
信号及び５１００３の信号の極性を反転させアド
レス符号を受信させる状態にする。次に５０７０
３からのアドレス符号０（または１、この回路で
は０）をもらいb2カウントし５１２へ出力し、５
１００３および５１００２の極性を反転し（第６
図５，６）ループの種類を示す符号を受信させる
状態にする。これを同様にc2ビツトカウントし５
１００２の極性を反転させる。即ち、５１１は
a2，b2，c2のタイマーである。５１０はタイマー
５１１にループ構成符号、アドレス符号及びルー
プの種類を示す符号をカウントさせるゲート信号
作成回路で、５１２の５１２１２，５１２１３及
び５１２１６からそれぞれの信号をもらい、５０
９の生成多項式を作る回路を駆動する。クリア信
号作成回路５０７は５０６から連続する１または
０の信号をもらい０符号にて５１１のタイマーを
駆動すると共に１符号で５１１をクリアする。即
ち５０６からの０あるいは１が連続しない場合、
及びループ構成符号、アドレス符号、ループの種
類を示す信号a2ビツト、b2ビツトc2ビツト５１１
がカウントする毎に５１２１２，５１２１３，５
１２１６から１信号をもらい１パルスの１信号を
作成し５１１をクリアする回路である。
５０１に第６図の１の如く信号が入力する。５
１０は５０９２０４，５１１に第６図４なる信号
を与えている。５０６は生成多項式１＋Ｘ-m＋Ｘ
-nを構成しておりループ構成符号がa1ビツト入力
すると第６図２の如くa2ビツト検出する。a2ビツ
ト検出する以前は第６図３の如く５０７０２，５
０７０３を経て５１１をクリアしている。a2ビツ
ト検出始めると同様に第６図３の如く５０７が５
１１のゲートを開きa2ビツトカウントする。a2ビ
ツトカウント後５１２に信号を与える。５１２は
５１２０２，５１２０８，５１２１２を経て５１
０を駆動し５０９２０２及び５１１へ第６図５な
る制御信号を与える。同様に５０６が生成多項式
を１＋Ｘ-1＋Ｘ-nを構成し５１１がb2ビツトカウ
ントする。そして５１２に信号を与え５１２１３
を経て５１０を起動し５１０は５０９２０３およ
び５１１へ第６図６なる信号を与える。５１６は
生成多項式１＋Ｘ-l＋Ｘ-nを構成し０をc2ビツト
検出する。同様して５０５へ７の如くループ構成
の種類を表わす信号を出力する。５０７０７〜５
０７０９はa2，b2，c2ビツト検出する毎に５０７
０３を経て５１１をクリアしている。５０３から
第６図８なる信号が入力すればループ構成は解除
され初期状態になる。５１２がループ構成符号を
検出しループ構成の種類を示す符号を検出しない
場合、５１３０３がある一定時間タイミングをと
り５１３０４を経て５１２を初期状態にもどす。
１０は５０９２０４，５１１に第６図４なる信号
を与えている。５０６は生成多項式１＋Ｘ-m＋Ｘ
-nを構成しておりループ構成符号がa1ビツト入力
すると第６図２の如くa2ビツト検出する。a2ビツ
ト検出する以前は第６図３の如く５０７０２，５
０７０３を経て５１１をクリアしている。a2ビツ
ト検出始めると同様に第６図３の如く５０７が５
１１のゲートを開きa2ビツトカウントする。a2ビ
ツトカウント後５１２に信号を与える。５１２は
５１２０２，５１２０８，５１２１２を経て５１
０を駆動し５０９２０２及び５１１へ第６図５な
る制御信号を与える。同様に５０６が生成多項式
を１＋Ｘ-1＋Ｘ-nを構成し５１１がb2ビツトカウ
ントする。そして５１２に信号を与え５１２１３
を経て５１０を起動し５１０は５０９２０３およ
び５１１へ第６図６なる信号を与える。５１６は
生成多項式１＋Ｘ-l＋Ｘ-nを構成し０をc2ビツト
検出する。同様して５０５へ７の如くループ構成
の種類を表わす信号を出力する。５０７０７〜５
０７０９はa2，b2，c2ビツト検出する毎に５０７
０３を経て５１１をクリアしている。５０３から
第６図８なる信号が入力すればループ構成は解除
され初期状態になる。５１２がループ構成符号を
検出しループ構成の種類を示す符号を検出しない
場合、５１３０３がある一定時間タイミングをと
り５１３０４を経て５１２を初期状態にもどす。
本発明は試験端末の制御により遠隔の被試験端
末にループを構成させて被試験端末、あるいは試
験端末と被試験端末との間を試験するために、ル
ープを構成させる方式を特徴としており、一たん
ループが構成されると試験端末から任意のテスト
信号が送受信される等、テストが可能となる。テ
ストが終了するとなんらかの形でループが解除さ
れる。例えばある一定時間ループが構成され時間
が終ると、第５図５０３に第６図８の如く信号が
入力する等が考えられるが、本発明ではループを
構成する方式に限つて言及している。
末にループを構成させて被試験端末、あるいは試
験端末と被試験端末との間を試験するために、ル
ープを構成させる方式を特徴としており、一たん
ループが構成されると試験端末から任意のテスト
信号が送受信される等、テストが可能となる。テ
ストが終了するとなんらかの形でループが解除さ
れる。例えばある一定時間ループが構成され時間
が終ると、第５図５０３に第６図８の如く信号が
入力する等が考えられるが、本発明ではループを
構成する方式に限つて言及している。
以上説明した如く本発明によれば、ループ構成
符号、アドレス符号、ループの種類を示す符号を
スクランブル信号とすることにより、送信回路あ
るいは受信回路を各符号毎に分離することなく一
つの回路として作成出来大幅な経済化がはかれ
る。
符号、アドレス符号、ループの種類を示す符号を
スクランブル信号とすることにより、送信回路あ
るいは受信回路を各符号毎に分離することなく一
つの回路として作成出来大幅な経済化がはかれ
る。
第１図イおよびロはそれぞれ従来方式の送信部
および受信部の動作を示すタイムチヤート図、第
２図イおよびロはそれぞれ本発明の方式の送信部
および受信部の動作を示すタイムチヤート図、第
３図は本発明の送信部の一実施例を示す回路図、
第４図は第３図の各部の信号のタイムチヤート
図、第５図は本発明の受信部の一実施例を示す回
路図、第６図は第５図の各部の信号のタイムチヤ
ート図である。 第３図において、３０１は送信データ入力端
子、３０２はタイミング信号入力端子、３０３は
制御信号入力端子、３０４は送信データ出力端
子、３０５，３０６は制御回路、３０５０１，３
０５０２，３０６０１〜３０６０ｎ―２はスイツ
チ、３０７はセレクタ回路、３０７０１，３０７
０２はセレクタ、３０８はセレクタ回路、３０８
０１はセレクタ、３０９はスクランブラ回路、３
０９０１，３０９０２はエクスクリユーシブオア
回路、３０９０３〜３０９０ｎはシフトレジス
タ、３１０はゲート回路、３１０１０１〜３１０
１０ｎ−３，３１０２０１〜３１０２０５はノア
回路、３１１は制御信号作成回路である。第５図
において、５０１〜５０３は入力端子、５０４，
５０５は信号出力端子、５０６はデイスクランブ
ラ回路、５０６０１，５０６０２はエクスクリユ
ーシブオア回路、５０６０３〜５０６０ｎ＋１は
シフトレジスタ、５０７はクリア信号作成回路、
５０７０１，５０７０４〜５０７０６はシフトレ
ジスタ、５０７０２はエクスクリユーシブオア回
路、５０７０３はオア回路、５０７０７〜５０７
１０はナンド回路、５０８は制御回路、５０８０
１〜５０８０ｎ−２はスイツチ、５０９はゲート
回路、５０９１０１〜５０９１０ｎ−３，５０９
２０１〜５０９２５はノア回路、５１０はゲート
信号作成回路、５１００１はアンド回路、５１０
０２，５１００３はナンド回路、５１００４はノ
ア回路、５１００５，５１００６は反転回路、５
１１はタイマー、５１２はループ構成信号作成回
路、５１２０１，５１２０２はナンド回路、５１
２０３，５１２０４は反転回路、５１２０５〜５
１２０７はノア回路、５１２０８〜５１２１１，
５１２１６はオア回路、５１２１２〜５１２１５
はシフトレジスタ、５１３はループ構成解除信号
作成回路、５１３０１は反転回路、５１３０２は
ナンド回路、５１３０３はタイマー、５１３０４
はオア回路である。
および受信部の動作を示すタイムチヤート図、第
２図イおよびロはそれぞれ本発明の方式の送信部
および受信部の動作を示すタイムチヤート図、第
３図は本発明の送信部の一実施例を示す回路図、
第４図は第３図の各部の信号のタイムチヤート
図、第５図は本発明の受信部の一実施例を示す回
路図、第６図は第５図の各部の信号のタイムチヤ
ート図である。 第３図において、３０１は送信データ入力端
子、３０２はタイミング信号入力端子、３０３は
制御信号入力端子、３０４は送信データ出力端
子、３０５，３０６は制御回路、３０５０１，３
０５０２，３０６０１〜３０６０ｎ―２はスイツ
チ、３０７はセレクタ回路、３０７０１，３０７
０２はセレクタ、３０８はセレクタ回路、３０８
０１はセレクタ、３０９はスクランブラ回路、３
０９０１，３０９０２はエクスクリユーシブオア
回路、３０９０３〜３０９０ｎはシフトレジス
タ、３１０はゲート回路、３１０１０１〜３１０
１０ｎ−３，３１０２０１〜３１０２０５はノア
回路、３１１は制御信号作成回路である。第５図
において、５０１〜５０３は入力端子、５０４，
５０５は信号出力端子、５０６はデイスクランブ
ラ回路、５０６０１，５０６０２はエクスクリユ
ーシブオア回路、５０６０３〜５０６０ｎ＋１は
シフトレジスタ、５０７はクリア信号作成回路、
５０７０１，５０７０４〜５０７０６はシフトレ
ジスタ、５０７０２はエクスクリユーシブオア回
路、５０７０３はオア回路、５０７０７〜５０７
１０はナンド回路、５０８は制御回路、５０８０
１〜５０８０ｎ−２はスイツチ、５０９はゲート
回路、５０９１０１〜５０９１０ｎ−３，５０９
２０１〜５０９２５はノア回路、５１０はゲート
信号作成回路、５１００１はアンド回路、５１０
０２，５１００３はナンド回路、５１００４はノ
ア回路、５１００５，５１００６は反転回路、５
１１はタイマー、５１２はループ構成信号作成回
路、５１２０１，５１２０２はナンド回路、５１
２０３，５１２０４は反転回路、５１２０５〜５
１２０７はノア回路、５１２０８〜５１２１１，
５１２１６はオア回路、５１２１２〜５１２１５
はシフトレジスタ、５１３はループ構成解除信号
作成回路、５１３０１は反転回路、５１３０２は
ナンド回路、５１３０３はタイマー、５１３０４
はオア回路である。
Claims (1)
- １ 試験端末の制御により遠隔の被試験端末にル
ープを構成させて被試験端末あるいは試験端末と
被試験端末との間を試験するデータ伝送システム
の試験方式におけるループ構成方式において、被
試験端末に対しループを構成するよう通知するル
ープ構成符号と一つの被試験端末を指定するアド
レス符号とループ構成の種類を指定するモード符
号とのうち少なくとも二つを組合せた符号を送信
し、被試験端末では前記組合せた符号を検出しル
ープ構成するデータ伝送システムのループ構成方
式であつて、前記組合せた符号を時分割で送信さ
せる制御信号を作成する手段と、生成多項式を用
いて前記組合せた符号をスクランブル信号として
作成する手段と、該スクランブル信号の生成多項
式を順次変更し所定の生成多項式を作成する手段
と、該スクランブル信号を該制御信号を用いて順
次送出する手段とを有する符号作成回路が試験端
末に設けられており、かつ、前記スクランブル信
号を生成多項式によりデイスクランブルする手段
と、該デイスクランブルされた符号が予め定めら
れた０又は１の連続であることを検出する手段
と、該検出信号を用いて該スクランブル信号をデ
イスクランブルする生成多項式を順次変更し所定
の多項式を作成する手段と、更に該検出信号にて
次のスクランブル信号を検出出来るよう設定する
手段とを有する符号検出回路が被試験端末に設け
られていることを特徴とするデータ伝送システム
のループ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176880A JPS56149141A (en) | 1980-04-21 | 1980-04-21 | Loop constitution system of data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176880A JPS56149141A (en) | 1980-04-21 | 1980-04-21 | Loop constitution system of data transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149141A JPS56149141A (en) | 1981-11-18 |
| JPS624030B2 true JPS624030B2 (ja) | 1987-01-28 |
Family
ID=12896121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5176880A Granted JPS56149141A (en) | 1980-04-21 | 1980-04-21 | Loop constitution system of data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149141A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227262A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | 信号検出回路 |
| JPH01160139A (ja) * | 1987-12-16 | 1989-06-23 | Fujitsu Ltd | データの折返し試験方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150907A (en) * | 1978-05-19 | 1979-11-27 | Fujitsu Ltd | Loop test control system |
-
1980
- 1980-04-21 JP JP5176880A patent/JPS56149141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149141A (en) | 1981-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4009469A (en) | Loop communications system with method and apparatus for switch to secondary loop | |
| US4980887A (en) | Digital communication apparatus and method | |
| JP2578334B2 (ja) | デイジタル伝送方式 | |
| US4406919A (en) | Method and apparatus for monitoring intermediate regenerative repeaters | |
| US4742518A (en) | Fault location system for a digital transmission line | |
| US4132867A (en) | Process for the frame synchronization of a time division multiplex system | |
| US3760354A (en) | Error rate detection system | |
| US3965294A (en) | Method of and apparatus for testing transmission line carrying bipolar PCM signals | |
| JP2948837B2 (ja) | 通信リンク・インターフェースの初期化および同期方法および通信リンクの受信機 | |
| US4756005A (en) | Digital signal regenerator arranged for fault location | |
| JPS5821866B2 (ja) | サイセイシキチユウケイキノエンカクカンシ オヨビ エンカクタンサソウチ | |
| US4509164A (en) | Microprocessor based digital to digital converting dataset | |
| JPS624030B2 (ja) | ||
| US4864617A (en) | System and method for reducing deadlock conditions caused by repeated transmission of data sequences equivalent to those used for inter-device signalling | |
| JPS6239581B2 (ja) | ||
| US3609698A (en) | Control station for two-way address communication network | |
| JPS6239582B2 (ja) | ||
| JPS5860848A (ja) | デジタル信号伝送方法 | |
| US3535448A (en) | Two-channel time-multiplex transmission systems | |
| JP2752654B2 (ja) | スクランブル化符号のデータ伝送方式 | |
| JPS63290035A (ja) | スクランブルドバイナリ型伝送装置 | |
| SU1035811A1 (ru) | Устройство дл контрол канала передачи данных | |
| SU1129599A1 (ru) | Устройство дл сопр жени электронной вычислительной машины с каналами св зи | |
| SU1151983A1 (ru) | Устройство дл моделировани систем передачи данных | |
| US3534330A (en) | Data transmission system |