JPS6239582B2 - - Google Patents
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- JPS6239582B2 JPS6239582B2 JP54173495A JP17349579A JPS6239582B2 JP S6239582 B2 JPS6239582 B2 JP S6239582B2 JP 54173495 A JP54173495 A JP 54173495A JP 17349579 A JP17349579 A JP 17349579A JP S6239582 B2 JPS6239582 B2 JP S6239582B2
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- JP
- Japan
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- code
- terminal
- loop
- loop configuration
- bits
- Prior art date
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- 238000012360 testing method Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 8
- 238000010998 test method Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
この発明は一方の端末側（以下試験端末と呼
ぶ）でシステムの障害を探索できるよう遠隔端末
のモデム等（以下被試験端末と呼ぶ）にループ回
路を構成させ、試験端末からの信号を折り返して
返送させて試験を行う試験方式、特にそのループ
を構成させる方式に関するものである。
ぶ）でシステムの障害を探索できるよう遠隔端末
のモデム等（以下被試験端末と呼ぶ）にループ回
路を構成させ、試験端末からの信号を折り返して
返送させて試験を行う試験方式、特にそのループ
を構成させる方式に関するものである。
データ伝送システムにおいては系の一部、例え
ば端末機器、モデム、回線等に障害が発生する場
合がある。このような場合システムのどの個所に
障害が発生したか調査する必要がある。その調査
のために試験端末より遠隔端末のモデム等にルー
プ回路を構成させ、試験端末からの信号をその遠
隔端末で折り返させて試験を行つている。被試験
端末にループを構成させる方法として、試験端末
から搬送波を断続して送信し、被試験端末はその
断続回数を検出してループを構成する方法と、試
験端末が符号を送信し、被試験端末はその符号を
識別してループを構成する方法とがある。この発
明のループ構成方式は後者に属する。
ば端末機器、モデム、回線等に障害が発生する場
合がある。このような場合システムのどの個所に
障害が発生したか調査する必要がある。その調査
のために試験端末より遠隔端末のモデム等にルー
プ回路を構成させ、試験端末からの信号をその遠
隔端末で折り返させて試験を行つている。被試験
端末にループを構成させる方法として、試験端末
から搬送波を断続して送信し、被試験端末はその
断続回数を検出してループを構成する方法と、試
験端末が符号を送信し、被試験端末はその符号を
識別してループを構成する方法とがある。この発
明のループ構成方式は後者に属する。
試験端末が被試験端末へループを構成させるた
めに送信する符号は、一般にループを構成するこ
とを通知するループ構成符号と、マルチドロツプ
システム等のように被試験端末が多くある場合、
その一つの被試験端末を指定するアドレス符号
と、被試験端末で構成するループの種類を示すモ
ード符号とがあり、システムによつてその全ての
符号が使用される場合と、その内の２種の符号あ
るいは１種の符号が使用される場合とがある。
めに送信する符号は、一般にループを構成するこ
とを通知するループ構成符号と、マルチドロツプ
システム等のように被試験端末が多くある場合、
その一つの被試験端末を指定するアドレス符号
と、被試験端末で構成するループの種類を示すモ
ード符号とがあり、システムによつてその全ての
符号が使用される場合と、その内の２種の符号あ
るいは１種の符号が使用される場合とがある。
従来これらの符号としては次の符号が使用され
ていた。ループ構成符号としてある函数の０また
は１のスクランブル符号のa1ビツトが、アドレス
符号としてアドレス指定の数によつて１〜８ビツ
ト程度の符号が、モード符号もアドレス符号と同
様に作られた符号がそれぞれ使用されていた。被
試験端末はループ構成符号を連続してa2ビツト
（a1≧a2≧２）検出し、かつアドレス符号が自己
に対するものであることを検出すると、その時の
モード符号を検出しこれに応じてループを構成し
ていた。
ていた。ループ構成符号としてある函数の０また
は１のスクランブル符号のa1ビツトが、アドレス
符号としてアドレス指定の数によつて１〜８ビツ
ト程度の符号が、モード符号もアドレス符号と同
様に作られた符号がそれぞれ使用されていた。被
試験端末はループ構成符号を連続してa2ビツト
（a1≧a2≧２）検出し、かつアドレス符号が自己
に対するものであることを検出すると、その時の
モード符号を検出しこれに応じてループを構成し
ていた。
一般に試験端末が被試験端末にループ構成を行
わせて試験を行う場合は、データ伝送が正常でな
くシステムに障害が発生した場合である。従つて
前記ループを構成させるためのすべての符号が確
実に送受信される保証はない。このため例えば以
下に述べるような誤りが生ずる。例えば被試験端
末の数が４、ループの種類が２とするとアドレス
符号は２ビツト（00、01、11、10の４アドレス）
モード符号は１ビツト（０、１の２ケ）を用いれ
ばよい。第１図Ａに示すように試験端末でa1ビツ
トのループ構成符号１１、アドレス符号１２、モ
ード符号１３を順次送信したとする。この第１図
Ａに示した信号を被試験端末が受信し、第１図Ｂ
に示すようにループ構成符号１１のa1ビツト中a2
ビツトを検出後１ビツト誤り１４が発生したとす
る。この場合アドレス符号あるいはモード符号を
誤つて検出し正常動作をしなくなる。つまり誤り
１４のためループ構成符号１１が終つたとみな
し、次の２ビツト１５をアドレス符号とし、更に
その次の１ビツト１６をモード符号として検出し
てしまう。a2が小さいとデータ伝送中の信号をル
ープ構成符号１１として誤るおそれがあり、a1＝
a2とすれば誤りが多いとループを構成することが
できない。
わせて試験を行う場合は、データ伝送が正常でな
くシステムに障害が発生した場合である。従つて
前記ループを構成させるためのすべての符号が確
実に送受信される保証はない。このため例えば以
下に述べるような誤りが生ずる。例えば被試験端
末の数が４、ループの種類が２とするとアドレス
符号は２ビツト（00、01、11、10の４アドレス）
モード符号は１ビツト（０、１の２ケ）を用いれ
ばよい。第１図Ａに示すように試験端末でa1ビツ
トのループ構成符号１１、アドレス符号１２、モ
ード符号１３を順次送信したとする。この第１図
Ａに示した信号を被試験端末が受信し、第１図Ｂ
に示すようにループ構成符号１１のa1ビツト中a2
ビツトを検出後１ビツト誤り１４が発生したとす
る。この場合アドレス符号あるいはモード符号を
誤つて検出し正常動作をしなくなる。つまり誤り
１４のためループ構成符号１１が終つたとみな
し、次の２ビツト１５をアドレス符号とし、更に
その次の１ビツト１６をモード符号として検出し
てしまう。a2が小さいとデータ伝送中の信号をル
ープ構成符号１１として誤るおそれがあり、a1＝
a2とすれば誤りが多いとループを構成することが
できない。
この発明の目的は確実にループを構成できるデ
ータ伝送システムのループ構成方式を提供するこ
とにある。
ータ伝送システムのループ構成方式を提供するこ
とにある。
この発明によればループ構成符号、アドレス符
号、モード符号をそれぞれ異なつた函数でスクラ
ンブルして送信する。被試験端末ではループ構成
符号、アドレス符号及びモード符号をそれぞれ独
立して検出させる。即ち試験端末から例えば第２
図Ａに示す信号を送信する。ループ構成符号１１
はa1ビツトで構成され、ある函数の０または１の
スクランブル符号とされる。次に送信されるアド
レス符号１２はb1ビツトで構成され、他の函数の
０または１のスクランブル符号とされる。更にそ
の次に送信されるモード符号１３はc1ビツトで構
成され、もう一つの函数の０または１のスクラン
ブル符号とされる。被試験端末では第２図Ｂに示
すように受信された信号からループ構成符号１
１、アドレス符号１２及びモード符号１３中のそ
れぞれ連続して正しく検出したビツト数がa3，b3
及びc3であり、これらがそれぞれa2ビツト、b2ビ
ツト及びc2ビツトと同一またはそれら以上であれ
ばその被試験端末はループを構成するようにされ
る。
号、モード符号をそれぞれ異なつた函数でスクラ
ンブルして送信する。被試験端末ではループ構成
符号、アドレス符号及びモード符号をそれぞれ独
立して検出させる。即ち試験端末から例えば第２
図Ａに示す信号を送信する。ループ構成符号１１
はa1ビツトで構成され、ある函数の０または１の
スクランブル符号とされる。次に送信されるアド
レス符号１２はb1ビツトで構成され、他の函数の
０または１のスクランブル符号とされる。更にそ
の次に送信されるモード符号１３はc1ビツトで構
成され、もう一つの函数の０または１のスクラン
ブル符号とされる。被試験端末では第２図Ｂに示
すように受信された信号からループ構成符号１
１、アドレス符号１２及びモード符号１３中のそ
れぞれ連続して正しく検出したビツト数がa3，b3
及びc3であり、これらがそれぞれa2ビツト、b2ビ
ツト及びc2ビツトと同一またはそれら以上であれ
ばその被試験端末はループを構成するようにされ
る。
第３図はこの発明のループ構成方式における試
験端末側の送信部の一例を示すブロツク図であ
る。ループ構成をさせる信号送出指示端子３０１
はカウンタ、シフトレジスタ及び論理回路等で構
成されるタイマー３０３の入力側に接続され、タ
イマー３０３の三つの出力端子はシフトレジス
タ、論理回路等で構成されるスクランブル回路３
０４，３０５及び３０６の動作端子とアンドゲー
ト３０７，３０８及び３０９の一方の入力側にそ
れぞれ接続される。スクランブル回路３０５及び
３０６はスイツチ論理回路等で構成されるスクラ
ンブル函数決定回路３１１及び３１２がそれぞれ
付加されている。端子３１３よりタイミング信号
がタイマー３０３、スクランブル回路３０４，３
０５，３０６にそれぞれ供給される。スクランブ
ル回路３０４，３０５，３０６の各出力側はアン
ドゲート３０７，３０８，３０９の各他方の入力
側に接続される。アンドゲート３０７〜３０９の
各出力側はOR回路３１４を通じて出力端子３１
５に接続される。スクランブル回路３０４はルー
プ構成符号作成回路であり、これより予め決つた
スクランブル函数の１、０符号が発生される。ス
クランブル回路３０５はアドレス符号作成回路で
あり、スクランブル函数決定回路３１１で決定さ
れた函数の１、０のスクランブル符号が発生さ
れ、そのスクランブル函数は決定回路３１１を設
定し直すことにより変更することができ、選択し
ようとする被試験端末に応じてその設定を変更す
る。スクランブル回路３０６はモード符号作成回
路であり、そのスクランブル函数はスクランブル
函数決定回路３１２の設定により決定され、この
設定は選択するモードにより変更する。スクラン
ブル函数決定回路３１１，３１２は何れもスクラ
ンブル回路３０５，３０６の帰還段の変更や帰還
論理の変更を行うものである。
験端末側の送信部の一例を示すブロツク図であ
る。ループ構成をさせる信号送出指示端子３０１
はカウンタ、シフトレジスタ及び論理回路等で構
成されるタイマー３０３の入力側に接続され、タ
イマー３０３の三つの出力端子はシフトレジス
タ、論理回路等で構成されるスクランブル回路３
０４，３０５及び３０６の動作端子とアンドゲー
ト３０７，３０８及び３０９の一方の入力側にそ
れぞれ接続される。スクランブル回路３０５及び
３０６はスイツチ論理回路等で構成されるスクラ
ンブル函数決定回路３１１及び３１２がそれぞれ
付加されている。端子３１３よりタイミング信号
がタイマー３０３、スクランブル回路３０４，３
０５，３０６にそれぞれ供給される。スクランブ
ル回路３０４，３０５，３０６の各出力側はアン
ドゲート３０７，３０８，３０９の各他方の入力
側に接続される。アンドゲート３０７〜３０９の
各出力側はOR回路３１４を通じて出力端子３１
５に接続される。スクランブル回路３０４はルー
プ構成符号作成回路であり、これより予め決つた
スクランブル函数の１、０符号が発生される。ス
クランブル回路３０５はアドレス符号作成回路で
あり、スクランブル函数決定回路３１１で決定さ
れた函数の１、０のスクランブル符号が発生さ
れ、そのスクランブル函数は決定回路３１１を設
定し直すことにより変更することができ、選択し
ようとする被試験端末に応じてその設定を変更す
る。スクランブル回路３０６はモード符号作成回
路であり、そのスクランブル函数はスクランブル
函数決定回路３１２の設定により決定され、この
設定は選択するモードにより変更する。スクラン
ブル函数決定回路３１１，３１２は何れもスクラ
ンブル回路３０５，３０６の帰還段の変更や帰還
論理の変更を行うものである。
端子３０１にループ構成信号の送出指示が入力
するとタイマー３０３は端子３１３のタイミング
信号に従つて動作し、まずスクランブル回路３０
４で作られたa1ビツトのループ構成符号がアンド
ゲート３０７及びOR回路３１４を経由して出力
端子３１５に出力される。そのa1ビツトが送信さ
れた後にタイマー３０３はアドレス符号作成回路
３０５のゲートを開き、決定回路３１１で設定さ
れたスクランブル函数のアドレス符号としてb1ビ
ツト送出され、これがゲート３０８、OR回路３
１４を経由して出力端子３１５に出力される。次
にタイマー３０３はモード符号作成回路３０５の
ゲートを開き決定回路３１２で設定されたスクラ
ンブル函数のモード符号がc1ビツト送信され、こ
れがゲート３０９、OR回路３１４を経由して出
力端子３１５に出力される。
するとタイマー３０３は端子３１３のタイミング
信号に従つて動作し、まずスクランブル回路３０
４で作られたa1ビツトのループ構成符号がアンド
ゲート３０７及びOR回路３１４を経由して出力
端子３１５に出力される。そのa1ビツトが送信さ
れた後にタイマー３０３はアドレス符号作成回路
３０５のゲートを開き、決定回路３１１で設定さ
れたスクランブル函数のアドレス符号としてb1ビ
ツト送出され、これがゲート３０８、OR回路３
１４を経由して出力端子３１５に出力される。次
にタイマー３０３はモード符号作成回路３０５の
ゲートを開き決定回路３１２で設定されたスクラ
ンブル函数のモード符号がc1ビツト送信され、こ
れがゲート３０９、OR回路３１４を経由して出
力端子３１５に出力される。
第４図はこの発明のループ構成方式における被
試験端末の受信部の一例を示すブロツク図であ
る。受信符号の入力端子４０１及びビツト速度の
受信タイミング信号入力端子４０２はシフトレジ
スタ、論理回路等で構成されるデイスクランブル
回路４０３，４０６，４０９及び４１２にそれぞ
れ接続される。デイスクランブル回路４０６及び
４０９，４１２のデイスクランブル出力が１また
は０の連続の場合その個数がそれぞれb2及びc2以
上であることをカウンタ４０７及び４１０，４１
３でそれぞれカウントするとタイマー４０８及び
ホールド回路４１１，４１４に出力を供給する。
ホールド回路４１１，４１４はフリツプフロツ
プ、論理回路等で構成される。
試験端末の受信部の一例を示すブロツク図であ
る。受信符号の入力端子４０１及びビツト速度の
受信タイミング信号入力端子４０２はシフトレジ
スタ、論理回路等で構成されるデイスクランブル
回路４０３，４０６，４０９及び４１２にそれぞ
れ接続される。デイスクランブル回路４０６及び
４０９，４１２のデイスクランブル出力が１また
は０の連続の場合その個数がそれぞれb2及びc2以
上であることをカウンタ４０７及び４１０，４１
３でそれぞれカウントするとタイマー４０８及び
ホールド回路４１１，４１４に出力を供給する。
ホールド回路４１１，４１４はフリツプフロツ
プ、論理回路等で構成される。
端子４０１からの入力信号はデイスクランブル
回路４０３でデイスクランブルされ、その出力で
ある０または１が連続する数はカウンタ４０４で
計数され、これをa2ビツト数えるとタイマー４０
５が起動されその出力によりデイスクランブル回
路４０６のゲートが開らかれ、回路４０６は端子
４０１からの入力信号をデイスクランブルし、そ
のアドレスを示すスクランブル符号がその被試験
端末に対するものであればデイスクランブルが行
われデイスクランブルされたアドレス符号を示
す。０または１の出力信号の数がカウンタ４０７
で計数し、これがb2ビツトを数えるとタイマー４
０８が駆動され、その出力によりデイスクランブ
ル回路４０９，４１２のゲートを開きデイスクラ
ンブル回路４０９，４１２は端子４０１の入力信
号をデイスクランブルし、モード符号を示す０ま
たは１のその出力信号の数をカウンタ４１０，４
１３の一方で計数され、それより出力が得られる
とそれがホールド回路４１１または４１４に保持
され、出力端子４１５または４１６にモード符号
が出力される。
回路４０３でデイスクランブルされ、その出力で
ある０または１が連続する数はカウンタ４０４で
計数され、これをa2ビツト数えるとタイマー４０
５が起動されその出力によりデイスクランブル回
路４０６のゲートが開らかれ、回路４０６は端子
４０１からの入力信号をデイスクランブルし、そ
のアドレスを示すスクランブル符号がその被試験
端末に対するものであればデイスクランブルが行
われデイスクランブルされたアドレス符号を示
す。０または１の出力信号の数がカウンタ４０７
で計数し、これがb2ビツトを数えるとタイマー４
０８が駆動され、その出力によりデイスクランブ
ル回路４０９，４１２のゲートを開きデイスクラ
ンブル回路４０９，４１２は端子４０１の入力信
号をデイスクランブルし、モード符号を示す０ま
たは１のその出力信号の数をカウンタ４１０，４
１３の一方で計数され、それより出力が得られる
とそれがホールド回路４１１または４１４に保持
され、出力端子４１５または４１６にモード符号
が出力される。
以上述べたようにデータ伝送上多くの誤りが発
生する場合でもループ構成符号、アドレス符号、
モード符号をそれぞれ独立にa2ビツト、b2ビツ
ト、c2ビツト連続して検出することにより、正確
にループ構成を行うことができる。
生する場合でもループ構成符号、アドレス符号、
モード符号をそれぞれ独立にa2ビツト、b2ビツ
ト、c2ビツト連続して検出することにより、正確
にループ構成を行うことができる。
第１図は従来方式の欠点を説明するためのタイ
ムチヤート、第２図はこの発明の方式の一例を示
すタイムチヤート、第３図はこの発明によるルー
プ構成方式における試験端末の送信部の一例を示
すブロツク図、第４図はこの発明によるループ構
成方式における被試験端末の受信部の一実施例を
示すブロツク図である。 ３０１，３１３：入力端子、３０３：タイマ
ー、３０４，３０５，３０６：スクランブル回
路、３１１，３１２：スクランブル函数決定回
路、４０１，４０２：入力端子、４０３，４０
６，４０９，４１２：デイスクランブル回路、４
０４，４０７，４１０，４１３：カウンタ、４０
５，４０８：タイマー、４１１，４１４：ホール
ド回路、４１５，４１６：出力端子。
ムチヤート、第２図はこの発明の方式の一例を示
すタイムチヤート、第３図はこの発明によるルー
プ構成方式における試験端末の送信部の一例を示
すブロツク図、第４図はこの発明によるループ構
成方式における被試験端末の受信部の一実施例を
示すブロツク図である。 ３０１，３１３：入力端子、３０３：タイマ
ー、３０４，３０５，３０６：スクランブル回
路、３１１，３１２：スクランブル函数決定回
路、４０１，４０２：入力端子、４０３，４０
６，４０９，４１２：デイスクランブル回路、４
０４，４０７，４１０，４１３：カウンタ、４０
５，４０８：タイマー、４１１，４１４：ホール
ド回路、４１５，４１６：出力端子。
Claims (1)
- １ 試験端末から遠隔の被試験端末に対しループ
を構成するように制御し、その被試験端末と、試
験端末及び被試験端末間とを試験するデータ伝送
システムの試験方式において、被試験端末に対し
ループを構成するよう通知するループ構成符号
と、一つの被試験端末を指定するアドレス符号あ
るいはループ構成の種類を指定するモード符号ま
たはその両者とを送信し、被試験端末ではこれら
の信号を検出してループ構成するデータ伝送シス
テムのループ構成方式において、ループ構成符号
として０または１のスクランブル信号をa1ビツト
送信する手段と、アドレス符号を送信する場合は
上記ループ構成符号のスクランブル信号と異なる
函数の０または１のスクランブル信号をb1ビツト
送信する手段と、モード符号を送信する場合は上
記何れのスクランブル信号と異なる函数の０また
は１のスクランブル信号をc1ビツト送信する手段
と、上記ループ構成符号を連続してa2ビツト（a1
≧a2≧２）検出する手段と、上記アドレス符号が
送信される場合これを連続してb2ビツト（b1≧b2
≧２）検出する手段と、上記モード符号が送信さ
れる場合はこれを連続してc2ビツト（c1≧c2≧
２）検出する手段とを有するデータ伝送システム
のループ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17349579A JPS5698056A (en) | 1979-12-29 | 1979-12-29 | Loop forming system of data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17349579A JPS5698056A (en) | 1979-12-29 | 1979-12-29 | Loop forming system of data transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698056A JPS5698056A (en) | 1981-08-07 |
| JPS6239582B2 true JPS6239582B2 (ja) | 1987-08-24 |
Family
ID=15961562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17349579A Granted JPS5698056A (en) | 1979-12-29 | 1979-12-29 | Loop forming system of data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5698056A (ja) |
-
1979
- 1979-12-29 JP JP17349579A patent/JPS5698056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698056A (en) | 1981-08-07 |
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