JPS6240526A - デイジタル比較器 - Google Patents
デイジタル比較器Info
- Publication number
- JPS6240526A JPS6240526A JP18155185A JP18155185A JPS6240526A JP S6240526 A JPS6240526 A JP S6240526A JP 18155185 A JP18155185 A JP 18155185A JP 18155185 A JP18155185 A JP 18155185A JP S6240526 A JPS6240526 A JP S6240526A
- Authority
- JP
- Japan
- Prior art keywords
- data
- array structure
- structure element
- setting
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル比較器に係り、特にマイクロコンピ
ュータのエミュレータやロジックステートアナライザ等
に適用するに好適なディジタル比較器に関する。
ュータのエミュレータやロジックステートアナライザ等
に適用するに好適なディジタル比較器に関する。
従来から、複数個のディジタルデータ間の一致、不一致
をハード的に検出する場合、ディジタル比較器が用いら
れている。このようなディジタル比較器としては各種の
ものが知られているが、第６図はその一例を示すもので
ある。
をハード的に検出する場合、ディジタル比較器が用いら
れている。このようなディジタル比較器としては各種の
ものが知られているが、第６図はその一例を示すもので
ある。
第６図に示すように、第１のディジタルデータＤ１およ
び、第２のディジタルデータＤ２はそれぞれ第１および
第２の並列入力端２，４より並列入力される。各データ
Ｄｉ、Ｄ２の各ピッドは、反転バッファ６を介してエク
スクルシブノア回路８に桁対応して入力さける。その結
果、エクスクルシブノア回路８からは各データＤ１．Ｄ
２の対応ビットが一致していれば“１″、不一致ならば
“Ｏｎの信号が送出される。各エクスクルシブノア回路
８の出力信号は、反転バッファ１０を介して入力される
同期信号Ｓと共にナンド回路１２に入力される。このた
めナンド回路１２からは、各データＤｉ、Ｄ２の全ての
ビットが一致している時に、同期信号Ｓに同期して“０
″信号が送出される。この一致検出信号は図示しない他
の装置に送出され、処理されることになる。
び、第２のディジタルデータＤ２はそれぞれ第１および
第２の並列入力端２，４より並列入力される。各データ
Ｄｉ、Ｄ２の各ピッドは、反転バッファ６を介してエク
スクルシブノア回路８に桁対応して入力さける。その結
果、エクスクルシブノア回路８からは各データＤ１．Ｄ
２の対応ビットが一致していれば“１″、不一致ならば
“Ｏｎの信号が送出される。各エクスクルシブノア回路
８の出力信号は、反転バッファ１０を介して入力される
同期信号Ｓと共にナンド回路１２に入力される。このた
めナンド回路１２からは、各データＤｉ、Ｄ２の全ての
ビットが一致している時に、同期信号Ｓに同期して“０
″信号が送出される。この一致検出信号は図示しない他
の装置に送出され、処理されることになる。
このような従来のディジタル比較器では、比較すべきデ
ィジタルデータの数が増えた場合、時分割処理するかあ
るいは同様の回路をデータ数に対応して増設する必要が
ある。ところが、前者は処理ｌｉ間が長くなるという問
題があり、後者は回路規模の増大を沼くという問題点が
ある。
ィジタルデータの数が増えた場合、時分割処理するかあ
るいは同様の回路をデータ数に対応して増設する必要が
ある。ところが、前者は処理ｌｉ間が長くなるという問
題があり、後者は回路規模の増大を沼くという問題点が
ある。
本発明は上記の従来技術の問題点を解消するためになさ
れたもので、回路規模が小さく、処理時開を増加させる
ことなく複数個のディジタル信号の一致検出を行うこと
ができるディジタル比較器を提供することを目的とする
。
れたもので、回路規模が小さく、処理時開を増加させる
ことなく複数個のディジタル信号の一致検出を行うこと
ができるディジタル比較器を提供することを目的とする
。
（発明の概要）
上記目的を達成するため本発明は、第１の状態（例えば
ＭＯ″）を初期状態として個々に第２の状態（例えば“
１”）に設定される設定エリアを所定の位置に複数配列
した配列構造素子と、第１のデータ（参照データ）に対
応した位置の設定エリアを第２の状態に設定する設定手
段と、第２のデータ（比較データ）に対応した位置の設
定エリアの状態が第２の状態のときに一致信号（例えば
“１″の信号）を出力する突合手段とを備えるディジタ
ル比較器を提供するものである。
ＭＯ″）を初期状態として個々に第２の状態（例えば“
１”）に設定される設定エリアを所定の位置に複数配列
した配列構造素子と、第１のデータ（参照データ）に対
応した位置の設定エリアを第２の状態に設定する設定手
段と、第２のデータ（比較データ）に対応した位置の設
定エリアの状態が第２の状態のときに一致信号（例えば
“１″の信号）を出力する突合手段とを備えるディジタ
ル比較器を提供するものである。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係るディジタル比較器のブ
ロック図であり、第２図はその要部の構成図である。複
数のデータＤ１の・・・Ｄｎは並列入力端１４より時分
割で与えられ、デコーダ１６、およびデコーダセレクタ
２２に入力される。デコーダ１６ＩＩよ入力データをデ
コードして配列構造素子１８に与える。デコーダセレク
タ２２は入力データをデコードして配列構造素子１８に
与えると。
ロック図であり、第２図はその要部の構成図である。複
数のデータＤ１の・・・Ｄｎは並列入力端１４より時分
割で与えられ、デコーダ１６、およびデコーダセレクタ
２２に入力される。デコーダ１６ＩＩよ入力データをデ
コードして配列構造素子１８に与える。デコーダセレク
タ２２は入力データをデコードして配列構造素子１８に
与えると。
共に、配列構造素子１８から一致信号を選別する作用を
有する。配列構造素子１８はクリア端子２０からのクリ
ア信号Ｃによりリセットされ、セット端子２６に入力さ
れるセット信号Ｗによって、デコーダ１６、デコーダセ
レクタ２２からのラインに応じたエリアに“１″をセッ
トする。そして、デコーダ１６、デコーダセレクタ２２
からのラインとセット位置の相関が得られた場合に、デ
コーダセレクタ２２を介してバッファ２４に一致信号を
送出する機能を有する。バッファ２４は同期端子２８か
らの同期信号Ｓに同期して、データの一致信号を送出す
る。
有する。配列構造素子１８はクリア端子２０からのクリ
ア信号Ｃによりリセットされ、セット端子２６に入力さ
れるセット信号Ｗによって、デコーダ１６、デコーダセ
レクタ２２からのラインに応じたエリアに“１″をセッ
トする。そして、デコーダ１６、デコーダセレクタ２２
からのラインとセット位置の相関が得られた場合に、デ
コーダセレクタ２２を介してバッファ２４に一致信号を
送出する機能を有する。バッファ２４は同期端子２８か
らの同期信号Ｓに同期して、データの一致信号を送出す
る。
配列ｌ１ｌＩ造素子１８は第２図に示すように、複数の
設定エリア１９を所定の位置に複数配列して構成される
。第２図の例ではデータＤ１〜Ｄｎは８ピツトで構成さ
れミ従ってデータＤ１〜Ｏｎは２ ＝２５６通りとな
っている。これに対して配列構造素子１８は、１６Ｘ１
６−２５６個の設定エリア１９で構成されている。すな
わち、比較すべきデータのそれぞれに対応した位置に１
個の設定エリアが存在するようになっている。
設定エリア１９を所定の位置に複数配列して構成される
。第２図の例ではデータＤ１〜Ｄｎは８ピツトで構成さ
れミ従ってデータＤ１〜Ｏｎは２ ＝２５６通りとな
っている。これに対して配列構造素子１８は、１６Ｘ１
６−２５６個の設定エリア１９で構成されている。すな
わち、比較すべきデータのそれぞれに対応した位置に１
個の設定エリアが存在するようになっている。
なお、配列構造素子はメモリセルの組合せにより形成す
ることができる。またデコーダセレクタはアンド回路、
オア回路等の組合せにより形成できる。
ることができる。またデコーダセレクタはアンド回路、
オア回路等の組合せにより形成できる。
次にその作用を説明する。
データの比較に先立って、先ずクリア端子２０からクリ
ア信号Ｃを入力し、配列構造素子１８の全ての設定エリ
ア１９を“０″に初期設定する。
ア信号Ｃを入力し、配列構造素子１８の全ての設定エリ
ア１９を“０″に初期設定する。
次に、並列入力端１４より一致を見たいディジタルデー
タ（１！照データ）をビット並列で入力する。
タ（１！照データ）をビット並列で入力する。
ここで、デコーダセレクタ２２にセット信号Ｗを与える
ことにより、配列構造素子１８中のデータに対応する位
置の設定エリアに“１”をセッートする。一致を見たい
ディジタルデータが複数個ある場合は、並列入力端１４
にディジタルデータを入力しながらセット信号Ｗを与え
ることにより、配列構３ａ素子１８中のデータ個数分の
設定エリアを“１″にする。
ことにより、配列構造素子１８中のデータに対応する位
置の設定エリアに“１”をセッートする。一致を見たい
ディジタルデータが複数個ある場合は、並列入力端１４
にディジタルデータを入力しながらセット信号Ｗを与え
ることにより、配列構３ａ素子１８中のデータ個数分の
設定エリアを“１″にする。
次に、並列入力端１４から比較したいディジタルデータ
（比較データ）を与え、デコーダセレクタ２２を介して
デコード値を配列構造素子１８に与えながらデータの一
致、不一致を検出する。すなわち、比較したいディジタ
ルデータが比較を見たいディジタルデータと一致すると
きは、該当の設定エリアからパ１”が取り出され、これ
をデコーダセレクタ２２を通じて導出し、バッファ２４
に与える。一致しないときは設定エリアの“０″が導出
される。バッファ２４は同期信号Ｓに同期して、比較結
果を信号Ｒとして外部に送出する。
（比較データ）を与え、デコーダセレクタ２２を介して
デコード値を配列構造素子１８に与えながらデータの一
致、不一致を検出する。すなわち、比較したいディジタ
ルデータが比較を見たいディジタルデータと一致すると
きは、該当の設定エリアからパ１”が取り出され、これ
をデコーダセレクタ２２を通じて導出し、バッファ２４
に与える。一致しないときは設定エリアの“０″が導出
される。バッファ２４は同期信号Ｓに同期して、比較結
果を信号Ｒとして外部に送出する。
第２図は本発明の他の実施例に係るディジタル比較器の
プ、ロック図である。これが第１図のものと異なる点は
、データ入力用の並列入力端を参照データＤ１〜［）ｎ
と比較データＯｎ＋１〜Ｄｍで独立して２個の並列入力
！１１４ａ、１４ｂとして設けた点と、デコーダ１６、
デコーダセレクタ２２に入力されるデータをセレクト端
子３４がらのセレクト信＠しによって制御されるデータ
セレクタ３０．３２で選択するように構成した点である
。
プ、ロック図である。これが第１図のものと異なる点は
、データ入力用の並列入力端を参照データＤ１〜［）ｎ
と比較データＯｎ＋１〜Ｄｍで独立して２個の並列入力
！１１４ａ、１４ｂとして設けた点と、デコーダ１６、
デコーダセレクタ２２に入力されるデータをセレクト端
子３４がらのセレクト信＠しによって制御されるデータ
セレクタ３０．３２で選択するように構成した点である
。
この構成によれば、参照データと比較データを個別の入
力端１４ａ、１４ｂから入力可能となる。
力端１４ａ、１４ｂから入力可能となる。
なお、データの突き合せと一致検出の作用は第１図のも
のと同様である。
のと同様である。
第４図は本発明の第３の実施例に係るディジタル比較器
のブロック図である。これが第１図のものと異なる点は
、４個の配列構造素子１８ａ〜１８ｄが並列に設けられ
ていることと、バッファ２４に４つの異なる信号Ｒ６−
Ｒ４を出力する端子が設けられていることと、デコーダ
１６に２本（４ビツト）の設定信号Ａを入力できるよう
にしであることである。
のブロック図である。これが第１図のものと異なる点は
、４個の配列構造素子１８ａ〜１８ｄが並列に設けられ
ていることと、バッファ２４に４つの異なる信号Ｒ６−
Ｒ４を出力する端子が設けられていることと、デコーダ
１６に２本（４ビツト）の設定信号Ａを入力できるよう
にしであることである。
すなわち、第４図の実施例のものは、複数個のデータ（
参照データ）を設定したときに、どの参照データと比較
データが一致するか否かの結果信号をＲＱ−Ｒ４として
出力し、またはあるデータはＲに出力し別のあるデータ
はＲ２に出力するようにしたものである。このため、出
力データのビット数に対応した配列構造素子を複数個用
意し、例えば１番目の配列構造素子１８ｄはＲ８へ、２
番目の配列構造素子１８ＣはＲ１へ出力するようにする
。データ設定にあたっては、どのビット（Ｒｏ〜Ｒ４）
に出力するか、つまりどの配列構造素子（１８ａ〜１８
ｄ）に設定するかの設定信号Ａが必要とする出力ビツト
数≦１ｎ （ｎＧ、ｌｔ最小のもの）で示されるｎ本必
要である。本実施例では４≦２２であるので、２本の設
定信号が必要である。このようにすれば、Ｒ−Ｒ３の４
種類の異なる意味をもつ出力を得ることができる。
参照データ）を設定したときに、どの参照データと比較
データが一致するか否かの結果信号をＲＱ−Ｒ４として
出力し、またはあるデータはＲに出力し別のあるデータ
はＲ２に出力するようにしたものである。このため、出
力データのビット数に対応した配列構造素子を複数個用
意し、例えば１番目の配列構造素子１８ｄはＲ８へ、２
番目の配列構造素子１８ＣはＲ１へ出力するようにする
。データ設定にあたっては、どのビット（Ｒｏ〜Ｒ４）
に出力するか、つまりどの配列構造素子（１８ａ〜１８
ｄ）に設定するかの設定信号Ａが必要とする出力ビツト
数≦１ｎ （ｎＧ、ｌｔ最小のもの）で示されるｎ本必
要である。本実施例では４≦２２であるので、２本の設
定信号が必要である。このようにすれば、Ｒ−Ｒ３の４
種類の異なる意味をもつ出力を得ることができる。
第５図は本発明の第４の実施例に係るディジタル比較器
のブロック図である。これが第４図のものと異なる点は
、４分割される１個の配列構造素子１８′においてデー
タ比較がなされることである。そして、４分割された配
列構造素子１８′のどの部分にデータ設定をするか、お
よびデータの突き合せをするかを指定するための２ビツ
トの信号Ａが、端子２９を介してデコーダ１６およびデ
コーダセレクタ２２に与えられている。
のブロック図である。これが第４図のものと異なる点は
、４分割される１個の配列構造素子１８′においてデー
タ比較がなされることである。そして、４分割された配
列構造素子１８′のどの部分にデータ設定をするか、お
よびデータの突き合せをするかを指定するための２ビツ
トの信号Ａが、端子２９を介してデコーダ１６およびデ
コーダセレクタ２２に与えられている。
本発明は上記実施例に限定されるものでなく、種々の変
形が可能である。例えば比較されるディジタルデータは
８ビツトのものに限らない。また、本発明のディジタル
比較器は、あるディジタルデータが発生したか否かを記
憶するメモリとして活用することもできる。
形が可能である。例えば比較されるディジタルデータは
８ビツトのものに限らない。また、本発明のディジタル
比較器は、あるディジタルデータが発生したか否かを記
憶するメモリとして活用することもできる。
以上述べたように本発明によれば、参照用のディジタル
データとして１つ又は複数のデータをセット可能で、比
較用のディジタルデータを参照データと同時に比較する
ことが出来るため、比較的ｎ単な構成で高速のデータ比
較が可能なディジタル比較器を得ることができる。
データとして１つ又は複数のデータをセット可能で、比
較用のディジタルデータを参照データと同時に比較する
ことが出来るため、比較的ｎ単な構成で高速のデータ比
較が可能なディジタル比較器を得ることができる。
第１図は本発明の一実施例に係るディジタル比較器のブ
ロック図、第２図はその要部のブロック図、第３図乃至
第５図はそれぞれ本発明の他の実施例に係るディジタル
比較器のブロック図、第６図は従来のディジタル比較器
のブロック図である。 １６・・・デコーダ、１８・・・配列構造素子、２２・
・・デコーダセレクタ、２４・・・バッファ、３０．３
２・・・データセレクタ。 出願人代理人 佐 藤 −雄 第１図 第３図
ロック図、第２図はその要部のブロック図、第３図乃至
第５図はそれぞれ本発明の他の実施例に係るディジタル
比較器のブロック図、第６図は従来のディジタル比較器
のブロック図である。 １６・・・デコーダ、１８・・・配列構造素子、２２・
・・デコーダセレクタ、２４・・・バッファ、３０．３
２・・・データセレクタ。 出願人代理人 佐 藤 −雄 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、第１の状態を初期状態として個々に第２の状態に設
定される設定エリアを所定の位置に複数配列した配列構
造素子と、第１のデータに対応した位置の前記設定エリ
アを前記第２の状態に設定する設定手段と、第２のデー
タに対応した位置の前記設定エリアの状態が前記第２の
状態のときに一致信号を出力する突合手段とを備えるデ
ィジタル比較器。 ２、前記設定手段は、前記第１のデータをデコードして
前記配列構造素子に与えるデコーダを有する特許請求の
範囲第１項記載のディジタル比較器。 ３、前記突合手段は、前記第２のデータをデコードして
前記配列構造素子に与えるデコーダと、前記一致信号を
保持するバッファとを有する特許請求の範囲第１項又は
第２項記載のディジタル比較器。 ４、前記配列構造素子は、前記設定エリアを前記第１の
状態に初期設定するための初期化手段を有する特許請求
の範囲第１項乃至第３項のいずれかに記載のディジタル
比較器。 ５、第１の状態を初期状態として個々に第２の状態に設
定される設定エリアを所定の位置に複数配列した配列構
造素子と、それぞれ第１および第２のデータが入力され
る第１および第２の入力手段と、この第１および第２の
入力手段からの第１のデータおよび第２のデータを選択
して送出するセレクト手段と、このセレクト手段からの
第１のデータに対応した位置の前記設定エリアを前記第
２の状態に設定する設定手段と、前記セレクト手段から
の第２のデータに対応した位置の前記設定エリアの状態
が前記第２の状態のときに一致信号を出力する突合手段
とを備えるディジタル比較器。 ６、前記設定手段は、前記第１のデータをデコードして
前記配列構造素子に与えるデコーダを有する特許請求の
範囲第５項記載のディジタル比較器。 ７、前記突合手段は、前記第２のデータをデコードして
前記配列構造素子に与えるデコーダと、前記一致信号を
保持するバッファとを有する特許請求の範囲第５項又は
第６項記載のディジタル比較器。 ８、前記配列構造素子は、前記設定エリアを前記第１の
状態に初期設定するための初期化手段を有する特許請求
の範囲第５項乃至第７項のいずれかに記載のディジタル
比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181551A JPH0756626B2 (ja) | 1985-08-19 | 1985-08-19 | ディジタル比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181551A JPH0756626B2 (ja) | 1985-08-19 | 1985-08-19 | ディジタル比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240526A true JPS6240526A (ja) | 1987-02-21 |
| JPH0756626B2 JPH0756626B2 (ja) | 1995-06-14 |
Family
ID=16102761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181551A Expired - Fee Related JPH0756626B2 (ja) | 1985-08-19 | 1985-08-19 | ディジタル比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756626B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5364441A (en) * | 1976-11-19 | 1978-06-08 | Hewlett Packard Yokogawa | Trigger signal generating circuit |
| JPS57749A (en) * | 1980-06-02 | 1982-01-05 | Iwatsu Electric Co Ltd | Parallel data comparison system |
| JPS5930139A (ja) * | 1982-08-10 | 1984-02-17 | Mitsubishi Electric Corp | ビツトパタ−ン比較装置 |
| JPS59121537A (ja) * | 1982-12-28 | 1984-07-13 | Nec Corp | ビツトパタ−ン照合回路 |
-
1985
- 1985-08-19 JP JP60181551A patent/JPH0756626B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5364441A (en) * | 1976-11-19 | 1978-06-08 | Hewlett Packard Yokogawa | Trigger signal generating circuit |
| JPS57749A (en) * | 1980-06-02 | 1982-01-05 | Iwatsu Electric Co Ltd | Parallel data comparison system |
| JPS5930139A (ja) * | 1982-08-10 | 1984-02-17 | Mitsubishi Electric Corp | ビツトパタ−ン比較装置 |
| JPS59121537A (ja) * | 1982-12-28 | 1984-07-13 | Nec Corp | ビツトパタ−ン照合回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756626B2 (ja) | 1995-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4831519A (en) | Cellular array processor with variable nesting depth vector control by selective enabling of left and right neighboring processor cells | |
| US4901268A (en) | Multiple function data processor | |
| US4835729A (en) | Single instruction multiple data (SIMD) cellular array processing apparatus with on-board RAM and address generator apparatus | |
| US5218562A (en) | Hamming data correlator having selectable word-length | |
| US4916657A (en) | Single instruction multiple data (SIMD) cellular array processing apparatus employing multiple state logic for coupling to data buses | |
| US5535402A (en) | System for (N•M)-bit correlation using N M-bit correlators | |
| US5848074A (en) | Method and device for testing content addressable memory circuit and content addressable memory circuit with redundancy function | |
| US4498174A (en) | Parallel cyclic redundancy checking circuit | |
| EP0234146A2 (en) | Cellular array processing apparatus employing dynamically reconfigurable vector bit slices | |
| US8166278B2 (en) | Hashing and serial decoding techniques | |
| US4783732A (en) | Two-wire/three-port RAM for cellular array processor | |
| EP0872802A2 (en) | A method of and an apparatus for searching a contents addressable memory | |
| US5721809A (en) | Maximum value selector | |
| US4918636A (en) | Circuit for comparing a plurality of binary inputs | |
| US4149263A (en) | Programmable multi-bit shifter | |
| US5262969A (en) | Arrangement and method of ascertaining data word number of maximum or minimum in a plurality of data words | |
| GB2232280A (en) | Evaluation of an extremum of binary encoded words | |
| JPS603657B2 (ja) | フアーストイン・フアーストアウト記憶装置 | |
| US4326266A (en) | Monitoring system for a modular digital data processor | |
| US5051939A (en) | Vector data retrieval apparatus | |
| US3938087A (en) | High speed binary comparator | |
| US5289156A (en) | Data coupling arrangement | |
| US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
| EP0068678A2 (en) | Comparator circuit and method | |
| US3753238A (en) | Distributed logic memory cell with source and result buses |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |