JPS6240724A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6240724A JPS6240724A JP18081885A JP18081885A JPS6240724A JP S6240724 A JPS6240724 A JP S6240724A JP 18081885 A JP18081885 A JP 18081885A JP 18081885 A JP18081885 A JP 18081885A JP S6240724 A JPS6240724 A JP S6240724A
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- tisi
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- tin
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電極の配線抵抗低減のためにチタンシリサイド（ＴｉＳ
ｉ）層を形成した場合、Ｔｉ５ｉｉｉは種々の工程の前
処理に用いる弗酸（ＨＦ）に侵されやすいため、その表
面に窒化チタン（ＴｉＮ）を形成して、ＨＦ系液からＴ
ｉＳｉ層を保護する。
ｉ）層を形成した場合、Ｔｉ５ｉｉｉは種々の工程の前
処理に用いる弗酸（ＨＦ）に侵されやすいため、その表
面に窒化チタン（ＴｉＮ）を形成して、ＨＦ系液からＴ
ｉＳｉ層を保護する。
本発明はＴｉＳｉ層を有する電極を含む半導体装置の製
造方法に関する。
造方法に関する。
デバイスの高速化の要請より、配線抵抗に起因する遅延
を小さくするため、電界効果トランジスタ（ＰＥＴ）は
多結晶珪素（ポリＳｔ）ゲートから高融点金属のシリサ
イドゲートに移行されつつある。
を小さくするため、電界効果トランジスタ（ＰＥＴ）は
多結晶珪素（ポリＳｔ）ゲートから高融点金属のシリサ
イドゲートに移行されつつある。
ＴｉＳｉはシリサイドの中で最も抵抗が低く有利である
が、ＨＦ系液に侵されやすく、工程を経るごとに膜厚が
減少するため、これに対する対策が要望されている。
が、ＨＦ系液に侵されやすく、工程を経るごとに膜厚が
減少するため、これに対する対策が要望されている。
第３図（１）、（２）は従来例によるＴｉＳｉ電極の形
成工程を工程順に説明する断面図である。
成工程を工程順に説明する断面図である。
この例では、ＴｔＳｉ［をＦ’ＥＴのゲート電極に用い
た場合について説明する。
た場合について説明する。
珪素（Ｓｉ）基板上にゲート酸化膜としての二酸化珪素
（ＳｉＯ□）層を介してＴｉＳｉ層を直接被着するとゲ
ート酸化膜の耐圧が低下するため、通常Ｔｉ５ｉＦｉの
下地にポリＳｉＪｗを敷き、ポリサイドと呼ばれるＴｉ
Ｓｉ ／ポリＳｉの複合層が用いられている。
（ＳｉＯ□）層を介してＴｉＳｉ層を直接被着するとゲ
ート酸化膜の耐圧が低下するため、通常Ｔｉ５ｉＦｉの
下地にポリＳｉＪｗを敷き、ポリサイドと呼ばれるＴｉ
Ｓｉ ／ポリＳｉの複合層が用いられている。
第３図（１）において、ｌは半導体基板で、例えばｐ型
珪素（Ｓｔ）基板を用い、この上にゲート絶縁層として
二酸化珪素（ＳｉＯ□）層２を熱酸化により被着する。
珪素（Ｓｔ）基板を用い、この上にゲート絶縁層として
二酸化珪素（ＳｉＯ□）層２を熱酸化により被着する。
つぎにＳｉＯ□Ｎ２の上に、ゲート材料として通常の化
学気相成長（ＣＶＤ）法によりポリＳｉ層３、およびス
パッタによりＴｉＳｉ層４を順次形成する。
学気相成長（ＣＶＤ）法によりポリＳｉ層３、およびス
パッタによりＴｉＳｉ層４を順次形成する。
ＴｉＳｉの形成は、つぎのようにして行う。
（１）ＴｉターゲットとＳｉターゲットを別々に用いた
コスパソタ（ＴｉとＳｉを別々に同時堆積する方法で、
ターゲットの純度はよいが、装置が複雑になり、枚葉式
装置には不向きである）によるか、またはＴｉＳｉの合
金ターゲット（ＴｉとＳｉの粉末を高温、あるいは低温
で混ぜプレスしたもので、純度が悪い）を用いたＴｉＳ
ｉのスパッタによる。この場合はパターニングの際のエ
ツチングによりＴｉＳｉ層が庇状に突出してポリＳｉ層
がアンダカットされるという欠点がある。
コスパソタ（ＴｉとＳｉを別々に同時堆積する方法で、
ターゲットの純度はよいが、装置が複雑になり、枚葉式
装置には不向きである）によるか、またはＴｉＳｉの合
金ターゲット（ＴｉとＳｉの粉末を高温、あるいは低温
で混ぜプレスしたもので、純度が悪い）を用いたＴｉＳ
ｉのスパッタによる。この場合はパターニングの際のエ
ツチングによりＴｉＳｉ層が庇状に突出してポリＳｉ層
がアンダカットされるという欠点がある。
（２） スパッタによりＴｉのみをポリＳｉ上に被着
し、加熱によるＴｉとＳｉの固相反応により形成する。
し、加熱によるＴｉとＳｉの固相反応により形成する。
第３図（２）において、エツチングガスとして四弗化炭
素（ＣＦ４）を用いたりアクティブイオンエツチング（
ＲＩＥ）法による垂直方向に優勢な異方性エツチングに
より、ＴｉＳｉ層４とポリＳｉＮ３をパターニングして
ゲート（４Ａ、３Ａ）を形成する。
素（ＣＦ４）を用いたりアクティブイオンエツチング（
ＲＩＥ）法による垂直方向に優勢な異方性エツチングに
より、ＴｉＳｉ層４とポリＳｉＮ３をパターニングして
ゲート（４Ａ、３Ａ）を形成する。
以上の工程により、ＴｉＳｉゲートが形成され、この後
ゲートにセルファラインしてｎ型不純物を注入してｎ＋
型のソース、ドレイン領域１）．１２を形成してＦＥＴ
の要部を形成する。
ゲートにセルファラインしてｎ型不純物を注入してｎ＋
型のソース、ドレイン領域１）．１２を形成してＦＥＴ
の要部を形成する。
従来例のＴｉＳｉ電極は肝系液に侵されやすく、ボ’Ｊ
Ｓｉの多層構造におけるポリＳｉ上のＳｉＯ□除去工程
や、ＡＩとポリＳｉ間、またはポリＳｉとポリＳｉ間の
コンタクトをとるための前処理工程により膜厚が漸次減
少し、配線抵抗が増大する。
Ｓｉの多層構造におけるポリＳｉ上のＳｉＯ□除去工程
や、ＡＩとポリＳｉ間、またはポリＳｉとポリＳｉ間の
コンタクトをとるための前処理工程により膜厚が漸次減
少し、配線抵抗が増大する。
Ｃ問題点を解決するための手段〕
上記問題点の解決は、半導体基板（１）上にチタンシリ
サイド（ＴｉＳｉ）層（４）を形成し、窒素中の加熱に
より該チタンシリサイド層（４）の表面に窒化チタン（
ＴｉＮ）層（５）を形成し、 前記窒化チタン層（５）、チタンシリサイド層（４）を
パターニングして電極（５Ａ、４Ａ）を形成する工程を
含む本発明による半導体装置の製造方法、および 半導体基板（１）上の電極形成部に選択的にチタンシリ
サイド（ＴｉＳＬ）層（４Ａ）を形成し、窒素中の加熱
によりチタンシリサイド層（４Ａ）の表面に窒化チタン
（ＴｉＮ） ＪＬｊ （５Ａ）を形成する工程を含む本
発明による半導体装置の製造方法により達成される。
サイド（ＴｉＳｉ）層（４）を形成し、窒素中の加熱に
より該チタンシリサイド層（４）の表面に窒化チタン（
ＴｉＮ）層（５）を形成し、 前記窒化チタン層（５）、チタンシリサイド層（４）を
パターニングして電極（５Ａ、４Ａ）を形成する工程を
含む本発明による半導体装置の製造方法、および 半導体基板（１）上の電極形成部に選択的にチタンシリ
サイド（ＴｉＳＬ）層（４Ａ）を形成し、窒素中の加熱
によりチタンシリサイド層（４Ａ）の表面に窒化チタン
（ＴｉＮ） ＪＬｊ （５Ａ）を形成する工程を含む本
発明による半導体装置の製造方法により達成される。
本発明は、肝系液が５ｉＯｚやＴｉＳｉを侵しやすく、
ＴｉＮを侵さないことに着目して、窒素（Ｎ２）アニー
ルによりＴｉＳｉ表面にＴｉＮ層を形成して、ＩＰ系液
に対する保護膜とするものである。
ＴｉＮを侵さないことに着目して、窒素（Ｎ２）アニー
ルによりＴｉＳｉ表面にＴｉＮ層を形成して、ＩＰ系液
に対する保護膜とするものである。
第１図（１）、（２）は第１の発明によるＴｉＳｉ電極
の形成工程を工程順に説明する断面図である。
の形成工程を工程順に説明する断面図である。
この例においても、従来例の第３図と同様にゲート電極
について説明する。
について説明する。
□１゜３０１．おい７．１６よ工４□カ、。１）え４よ
）ｐ型Ｓｉ基板を用い、この上にゲート絶縁層
として厚さ１００〜３００人のＳｉＯ□層２を熱酸化に
より被着する。
）ｐ型Ｓｉ基板を用い、この上にゲート絶縁層
として厚さ１００〜３００人のＳｉＯ□層２を熱酸化に
より被着する。
つぎにＳｉＯ□層２の上に、ゲート材料として厚さ１０
００〜３０００人のポリＳｉ層３、および厚さ１０００
〜１５００人（７） Ｔ ｉ Ｓ ｉ層４を１）１）′
ｒ次被着スル。
００〜３０００人のポリＳｉ層３、および厚さ１０００
〜１５００人（７） Ｔ ｉ Ｓ ｉ層４を１）１）′
ｒ次被着スル。
ここまでの工程は従来例の第３図と全く同様である。
Ｔｉ５ｉＪｉｉの形成は、基板全面にＴｉを堆積し、５
００〜６００°Ｃでアルゴン（Ａｒ）中でアニールして
、ＴｉとＳｉの固相反応により形成してもよい。
００〜６００°Ｃでアルゴン（Ａｒ）中でアニールして
、ＴｉとＳｉの固相反応により形成してもよい。
つぎに、基板をＮ２中で６００〜９００℃に加熱してア
ニールを行い、Ｔｉ５４層４の表面に厚さ１００〜３０
０人のＴｉＮ層５を形成する。
ニールを行い、Ｔｉ５４層４の表面に厚さ１００〜３０
０人のＴｉＮ層５を形成する。
第１図（２）において、従来例の第３図と全く同様にＩ
？ＩＥ法を用いた異方性エツチングにより、ＴｉＮ層５
とＴｉ５４層４とポリＳｉ層３とをパターニングしてゲ
ート（５Ａ、４Ａ、３Ａ）を形成する。
？ＩＥ法を用いた異方性エツチングにより、ＴｉＮ層５
とＴｉ５４層４とポリＳｉ層３とをパターニングしてゲ
ート（５Ａ、４Ａ、３Ａ）を形成する。
以上の工程により、表面をＴｉＮで保護したＴｉＳｉゲ
ートが形成され、この後ゲートにセルファラインしてｎ
型不純物を注入しでｎ゛型のソース、ドレイン領域１）
．１２を形成してＦＥＴの要部を形成する。
ートが形成され、この後ゲートにセルファラインしてｎ
型不純物を注入しでｎ゛型のソース、ドレイン領域１）
．１２を形成してＦＥＴの要部を形成する。
第２図（１）、（２）は第２の発明によるＴｉＳｉ電極
の形成工程を工程順に説明する断面図である。
の形成工程を工程順に説明する断面図である。
この例においても、従来例の第３図と同様にゲート電極
について説明する。
について説明する。
第２図（１）において、１は半導体基板で、例えばｐ型
Ｓｉ基板を用い、この上にゲート絶縁層として厚さ１０
０〜３００人のＳｉ０２層２を熱酸化により被着する。
Ｓｉ基板を用い、この上にゲート絶縁層として厚さ１０
０〜３００人のＳｉ０２層２を熱酸化により被着する。
つぎにＳｉＯ□層２の上に、ゲート材料として厚さ１０
００〜３０００人のポリＳｉＮを被着し、バターニング
により電極パターンとしてのポリＳｉ層３Ａを形成する
。
００〜３０００人のポリＳｉＮを被着し、バターニング
により電極パターンとしてのポリＳｉ層３Ａを形成する
。
つぎに、Ｔｉを基板全面に堆積し、５００〜６００℃で
Ａｒ中でアニールして、ＴｉとＳｉの固相反応によりポ
リ５１層３Ａ上にのみ選択的にＴｉＳｉ層４Ａを形成す
る。
Ａｒ中でアニールして、ＴｉとＳｉの固相反応によりポ
リ５１層３Ａ上にのみ選択的にＴｉＳｉ層４Ａを形成す
る。
第２図（２）において、基板をＮ２中で６００〜９００
℃に加熱してアニールを行い、ＴｉＳｉ層４Ａの表面に
厚さ１００〜３００人のＴｉＮＪｔｉ５Ａを形成する。
℃に加熱してアニールを行い、ＴｉＳｉ層４Ａの表面に
厚さ１００〜３００人のＴｉＮＪｔｉ５Ａを形成する。
以上の工程により、表面をＴｉＮで保護したＴｉＳｉゲ
ートが形成され、この後ゲートにセルファラインしてｎ
型不純物を注入してｎ′″型のソース、ドレイン領域１
）．１２を形成してＰＥＴの要部を形成する。
ートが形成され、この後ゲートにセルファラインしてｎ
型不純物を注入してｎ′″型のソース、ドレイン領域１
）．１２を形成してＰＥＴの要部を形成する。
実施例においては、半導体基板としてｎ型Ｓｉ基板を用
いたが、ｐ型Ｓｉ基板を用いても発明の要旨は変わらな
い。
いたが、ｐ型Ｓｉ基板を用いても発明の要旨は変わらな
い。
また実施例においては、ゲート電極について説明したが
・それ以外の電極乃至は配線層についても本発明は適用
できる。
・それ以外の電極乃至は配線層についても本発明は適用
できる。
以上詳細に説明したように本発明によるＴｉＳｉ電極は
ＩＩＦ系液に侵されないため、各工程の前処理により膜
厚が減少することなく、従って配線抵抗の増大を抑制で
きる。
ＩＩＦ系液に侵されないため、各工程の前処理により膜
厚が減少することなく、従って配線抵抗の増大を抑制で
きる。
第１図（１）、（２）は第１の発明によるＴｉＳｉ電極
の形成工程を工程順に説明する断面図、 第２図（１）、（２）は本第２の発明によるＴｉＳｉ電
極の形成工程を工程順に説明する断面図、 第３図（１）、（２）は従来例によるＴｉ’Ｓｉ電極の
形成工程を工程順に説明する断面図である。 図において、 １は半導体基板で、例えばｐ型Ｓｉ基板、２はゲート絶
縁層でＳｉＯ２層、 ３はゲート材料でポリＳｉ層、 ４はゲート材料でＴｉＳｉ層、 ５はＨＰ保護層でＴｉＮ層 ネ、衾明グぴ呈２説明す５虜口司２（？）第 ２ 図
の形成工程を工程順に説明する断面図、 第２図（１）、（２）は本第２の発明によるＴｉＳｉ電
極の形成工程を工程順に説明する断面図、 第３図（１）、（２）は従来例によるＴｉ’Ｓｉ電極の
形成工程を工程順に説明する断面図である。 図において、 １は半導体基板で、例えばｐ型Ｓｉ基板、２はゲート絶
縁層でＳｉＯ２層、 ３はゲート材料でポリＳｉ層、 ４はゲート材料でＴｉＳｉ層、 ５はＨＰ保護層でＴｉＮ層 ネ、衾明グぴ呈２説明す５虜口司２（？）第 ２ 図
Claims (2)
- （１）半導体基板（１）上にチタンシリサイド（ＴｉＳ
ｉ）層（４）を形成し、窒素中の加熱により該チタンシ
リサイド層（４）の表面に窒化チタン（ＴｉＮ）層（５
）を形成し、前記窒化チタン層（５）、チタンシリサイ
ド層（４）をパターニングして電極（５Ａ、４Ａ）を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - （２）半導体基板（１）上の電極形成部に選択的にチタ
ンシリサイド（ＴｉＳｉ）層（４Ａ）を形成し、窒素中
の加熱によりチタンシリサイド層（４Ａ）の表面に窒化
チタン（ＴｉＮ）層（５Ａ）を形成する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18081885A JPS6240724A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18081885A JPS6240724A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240724A true JPS6240724A (ja) | 1987-02-21 |
Family
ID=16089891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18081885A Pending JPS6240724A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS60153121A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置の形成方法 |
-
1985
- 1985-08-17 JP JP18081885A patent/JPS6240724A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS60153121A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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