JPS6240841A - フレ−ム同期保護回路 - Google Patents
フレ−ム同期保護回路Info
- Publication number
- JPS6240841A JPS6240841A JP60181503A JP18150385A JPS6240841A JP S6240841 A JPS6240841 A JP S6240841A JP 60181503 A JP60181503 A JP 60181503A JP 18150385 A JP18150385 A JP 18150385A JP S6240841 A JPS6240841 A JP S6240841A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- clock
- slip
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｌＩＩ！要］
フレーム同期回路において、カウンタの計数動作を制御
するか、フレーム抽出回路からの出力を制御して正確に
ラッチされた同期パルスを得るフレーム同期保護回路で
ある。
するか、フレーム抽出回路からの出力を制御して正確に
ラッチされた同期パルスを得るフレーム同期保護回路で
ある。
［産業上の利用分野］
本発明はデータ伝送においてフレーム同期パルスにジッ
タを伴っているときも、正確な同期を保持できるように
したフレーム同期保護回路に関する。
タを伴っているときも、正確な同期を保持できるように
したフレーム同期保護回路に関する。
［従来の技術］
従来のデータ伝送装置の受信側におけるフレーム同期回
路は第８図に示す概略構成となっていた。
路は第８図に示す概略構成となっていた。
そＬ７て第９図のタイムチャー１・に示すように、フレ
ームＦＯに続きデータＤＩ、Ｄ２−が相次いで受信され
ると、フレーム抽出回路１０において、フレーム信号Ｆ
Ｏ，Ｆｌ−を抽出し、パルスカウンタ１１をその都度リ
セットする。パルスカウンタ１１はデータの繰り返し周
期と同期しているクロックＣＬ Ｋをリセットの次から
計数し、次のフレームＦ１の直前例えばＤ４９９まで数
える。４９９はフレーム周期と対応するため１次のクロ
ック到来のときフレーム検出パルスＦＰを発生させる。
ームＦＯに続きデータＤＩ、Ｄ２−が相次いで受信され
ると、フレーム抽出回路１０において、フレーム信号Ｆ
Ｏ，Ｆｌ−を抽出し、パルスカウンタ１１をその都度リ
セットする。パルスカウンタ１１はデータの繰り返し周
期と同期しているクロックＣＬ Ｋをリセットの次から
計数し、次のフレームＦ１の直前例えばＤ４９９まで数
える。４９９はフレーム周期と対応するため１次のクロ
ック到来のときフレーム検出パルスＦＰを発生させる。
通常はデータの次のフレームＦ１が検出されるからカウ
ンタ１１ばここでリセットされる。ラッチ回路１２はフ
リップフロップで構成され、カウンタ１１からのフレ−
ム検出パルスＦＰをクロックＣＫ端子に、フレーム抽出
回路の出力をデータＤ端子に入力させるから、ラッチ回
路１２の出力Ｑは抽出されたフレーム信号Ｆ１をフレー
ム検出パルスＦＰで打抜いたフレームパルスＯＵＴとな
る。
ンタ１１ばここでリセットされる。ラッチ回路１２はフ
リップフロップで構成され、カウンタ１１からのフレ−
ム検出パルスＦＰをクロックＣＫ端子に、フレーム抽出
回路の出力をデータＤ端子に入力させるから、ラッチ回
路１２の出力Ｑは抽出されたフレーム信号Ｆ１をフレー
ム検出パルスＦＰで打抜いたフレームパルスＯＵＴとな
る。
したがってこのフレームパルスを使用し、受信データＤ
ｏ、Ｄｉ−を順次処理することができる。
ｏ、Ｄｉ−を順次処理することができる。
［発明が解決しようとする問題点］
第８図においてカウンタ１１が計数するクロックＣＬ
Ｋは所定周期のパルス発振器出力を分周して得ているか
ら、分周動作におけるパルスの欠落のあったとき、ある
いは受信データに何等かの障害があってフレーム抽出回
路からのフレーム位相がずれると（この状態をジッタと
いう）、当然正常なフレームパルスが得られず、同期外
れを起ごした。そのときはカウンタ１１をリセソＩ・す
ることから動作をやり直すためデータ受信に障害となり
、復旧に長時間を要した。
Ｋは所定周期のパルス発振器出力を分周して得ているか
ら、分周動作におけるパルスの欠落のあったとき、ある
いは受信データに何等かの障害があってフレーム抽出回
路からのフレーム位相がずれると（この状態をジッタと
いう）、当然正常なフレームパルスが得られず、同期外
れを起ごした。そのときはカウンタ１１をリセソＩ・す
ることから動作をやり直すためデータ受信に障害となり
、復旧に長時間を要した。
本発明の目的は前述の欠点を改善し、フレーノ・同期の
外れることを有効に防止するフレーム同期保護回路を提
供することにある。
外れることを有効に防止するフレーム同期保護回路を提
供することにある。
［問題点を解決するための手段］
第１図は本発明の原理的構成を示す図である。第１図に
おいて、１０はフレーム抽出回路、１１はパルスカウン
タ、１２はラッチ回路、１３はピッ１−スリップ検出回
路を示す。パルスカウンタ１１ば装置内のクロックＣＬ
Ｋを計数し、ビットスリップ検出回路１３からの検出
信号により動作制御される。ラッチ回路Ｉ２はフレーム
検出回路（１０）の出力から、同期パルスをラッチする
ために使用する。
おいて、１０はフレーム抽出回路、１１はパルスカウン
タ、１２はラッチ回路、１３はピッ１−スリップ検出回
路を示す。パルスカウンタ１１ば装置内のクロックＣＬ
Ｋを計数し、ビットスリップ検出回路１３からの検出
信号により動作制御される。ラッチ回路Ｉ２はフレーム
検出回路（１０）の出力から、同期パルスをラッチする
ために使用する。
［作用］
フレーム検出回路１０から検出されたフレームが第５図
に示す通常状態ではなく、位相がずれたときは、その状
態をビットスリップ検出回路１３にといて検出する。こ
の検出信号によりパルスカウンタ１１に入力しているク
ロックの形状を制御したり、カウンタ１１自体の動作を
制御させ、或いは前記抽出されたフレームを位相制御す
ることにより、ラッチ回路１２の出力には正常な同期フ
レームを得ている。
に示す通常状態ではなく、位相がずれたときは、その状
態をビットスリップ検出回路１３にといて検出する。こ
の検出信号によりパルスカウンタ１１に入力しているク
ロックの形状を制御したり、カウンタ１１自体の動作を
制御させ、或いは前記抽出されたフレームを位相制御す
ることにより、ラッチ回路１２の出力には正常な同期フ
レームを得ている。
［実施例］
第２図は本発明の第１実施例として、カウンタへの入力
クロックの形状を制御する構成を示す図で、第１図と同
一符号は同様のものを示す。第２図において１４はクロ
ック制御回路、１５はセレクタを示す。クロック制御回
路１４においてカウンタ１１への入力クロックの形状を
、後述のように制御する。そのためフリップフロップ３
１，３２゜３３、ＯＲ回路３４、ナンド回路３５、アン
ド回路３６を図示するように接続している。セレクタ１
５はリセットするタイミングパルスを選択するため使用
し、同期中は自分自身で作ったフレーム検出クロックを
“１″端子より入力させ、非同期中はフレームパルスを
０”端子より入力させ、その切換を同期信号ＯＵＴによ
り行う。
クロックの形状を制御する構成を示す図で、第１図と同
一符号は同様のものを示す。第２図において１４はクロ
ック制御回路、１５はセレクタを示す。クロック制御回
路１４においてカウンタ１１への入力クロックの形状を
、後述のように制御する。そのためフリップフロップ３
１，３２゜３３、ＯＲ回路３４、ナンド回路３５、アン
ド回路３６を図示するように接続している。セレクタ１
５はリセットするタイミングパルスを選択するため使用
し、同期中は自分自身で作ったフレーム検出クロックを
“１″端子より入力させ、非同期中はフレームパルスを
０”端子より入力させ、その切換を同期信号ＯＵＴによ
り行う。
同期外れを起こす原因となる位相ずれが大きくなったこ
とをビットスリップと云って、書込みクロック側で起こ
したビットスリップではビットが消失し、読出しクロッ
ク側では同じビットを重複して読むこととなる。スリッ
プ検出回路１３は前述のビットスリップを検出したとき
、各検出信号を出力する。また第２図においてクロック
ＣＬ Ｋ ２はクロックＣＬＫ １と比較し２倍の高速
、クロッりＣＬＫ４はクロックＣＬＫＩと比較し４倍の
高速のものとする。
とをビットスリップと云って、書込みクロック側で起こ
したビットスリップではビットが消失し、読出しクロッ
ク側では同じビットを重複して読むこととなる。スリッ
プ検出回路１３は前述のビットスリップを検出したとき
、各検出信号を出力する。また第２図においてクロック
ＣＬ Ｋ ２はクロックＣＬＫ １と比較し２倍の高速
、クロッりＣＬＫ４はクロックＣＬＫＩと比較し４倍の
高速のものとする。
第３図は第２図中のクロック制御回路１４における動作
タイムチャートを示す。読出しスリップのみ検出された
ときカウンタ１１を通當にカウントするクロックＣＬ
Ｋ １に対し１つだけ変化をなくしてパルス１ （Ｉｌ
ｉｔを抜いている。即ちカウンタを１だけ少なくしてい
ることが判る。次に書込みスリップのみが検出されたと
きは、カウンタ１１へのクロックに対しクロックＣＬＫ
２により一旦切れ、次にクロックＣＬ Ｋ ４により立
上るから、クロックＣＬＫ１について途中で切れ目がで
き、クロックを一個増したことと同じになる。
タイムチャートを示す。読出しスリップのみ検出された
ときカウンタ１１を通當にカウントするクロックＣＬ
Ｋ １に対し１つだけ変化をなくしてパルス１ （Ｉｌ
ｉｔを抜いている。即ちカウンタを１だけ少なくしてい
ることが判る。次に書込みスリップのみが検出されたと
きは、カウンタ１１へのクロックに対しクロックＣＬＫ
２により一旦切れ、次にクロックＣＬ Ｋ ４により立
上るから、クロックＣＬＫ１について途中で切れ目がで
き、クロックを一個増したことと同じになる。
更に書込みスリップ、読出しスリップの両者が検出され
たときは、カウンタ１１へのクロックの形状が変化する
が、結果的にはカウンタ値は変わらない。
たときは、カウンタ１１へのクロックの形状が変化する
が、結果的にはカウンタ値は変わらない。
次にラッチ回路１２においてカウンタ１１の出力を使用
して、抽出されたフレームを打抜けば良い。
して、抽出されたフレームを打抜けば良い。
第４図はこの場合の動作説明用タイムチャートである。
このようにして第１実施例においては、カウンタ１１に
入力するクロックの形状をスリップ検出のとき変化させ
、結果的にスリップのないクロックを得ている。
入力するクロックの形状をスリップ検出のとき変化させ
、結果的にスリップのないクロックを得ている。
次に第５図は本発明の第２実施例として、スリップ検出
信号にまりカウンタの計数動作を制御する場合を示して
いる。カウンタは第１図において全体的に１１と示した
もので、その内部構成として、５１〜５４はフリップフ
ロップ、５５はアンド回路、５６はオア回路を示してい
る。ＱＯ−Ｑ３はデコーダ（図示しない）への出力端子
で、Ｑ３をＭＳＢ （最低位ビット）としている。ビッ
ト列ＱＯ〜Ｑ３について００００から１００１までをク
ロックＣＬＫにより循環させるカウンタである。ＱＯ〜
Ｑ３をデコードして位相の異なるクロックを１０個得て
、その何れを選択するかについて書込みスリップ検出信
号が“１″となったときは次のクロックで得られる位置
を２つ先のものとし、読出しスリップ検出信号が“１”
のとき計数を１回中止する。そのようなアップダウンカ
ウンタとして動作する。デコーダによりデコードされた
クロックはラッチ回路（第１図の１２）におけるラッチ
クロックとして利用する。なお第６図はクロックＣＬＫ
と各スリップ検出信号とカウンタ計数値の例を示すタイ
ムチャートである。
信号にまりカウンタの計数動作を制御する場合を示して
いる。カウンタは第１図において全体的に１１と示した
もので、その内部構成として、５１〜５４はフリップフ
ロップ、５５はアンド回路、５６はオア回路を示してい
る。ＱＯ−Ｑ３はデコーダ（図示しない）への出力端子
で、Ｑ３をＭＳＢ （最低位ビット）としている。ビッ
ト列ＱＯ〜Ｑ３について００００から１００１までをク
ロックＣＬＫにより循環させるカウンタである。ＱＯ〜
Ｑ３をデコードして位相の異なるクロックを１０個得て
、その何れを選択するかについて書込みスリップ検出信
号が“１″となったときは次のクロックで得られる位置
を２つ先のものとし、読出しスリップ検出信号が“１”
のとき計数を１回中止する。そのようなアップダウンカ
ウンタとして動作する。デコーダによりデコードされた
クロックはラッチ回路（第１図の１２）におけるラッチ
クロックとして利用する。なお第６図はクロックＣＬＫ
と各スリップ検出信号とカウンタ計数値の例を示すタイ
ムチャートである。
第７図は本発明の第３実施例としてデータの位置を制御
することを示す。第７図において６１は第 。
することを示す。第７図において６１は第 。
１遅延回路、６２．６３は第２．第３遅延回路、６４は
選択器、６５はラッチ回路を示す。通當はデータ入力信
号により第１遅延回路６１を介して選択器６４に印加さ
れる。スリップ検出信号がないとき、選択器６４により
取り出された信号はラッチ回路６５に入る。読出スリッ
プ検出信号か、書込みスリップ検出信号かにより、選択
器６４の選択は、データが遅延回路６１を通らない場合
と、通る場合と、２個の遅延回路６２．６３を通る場合
とに分けている。したがってこの場合もラッチクロック
により正確にフレーム同期クロックが抽出できる。
選択器、６５はラッチ回路を示す。通當はデータ入力信
号により第１遅延回路６１を介して選択器６４に印加さ
れる。スリップ検出信号がないとき、選択器６４により
取り出された信号はラッチ回路６５に入る。読出スリッ
プ検出信号か、書込みスリップ検出信号かにより、選択
器６４の選択は、データが遅延回路６１を通らない場合
と、通る場合と、２個の遅延回路６２．６３を通る場合
とに分けている。したがってこの場合もラッチクロック
により正確にフレーム同期クロックが抽出できる。
［発明の効果］
このようにして本発明によれば、カウンタの動作・フレ
ーム抽出回路の出力を適宜制御しているから、正確にラ
ッチされた同期パルスを得ることができる。
ーム抽出回路の出力を適宜制御しているから、正確にラ
ッチされた同期パルスを得ることができる。
第１図は本発明の原理的構成図、
第２図は本発明の第１実施例の構成を示す図、第３図は
第２図中のクロック制御回路における動作タイムチャー
ト、 第４図は第２図中のラッチ回路における動作タイムチャ
ート、 第５図は本発明の第２実施例の構成を示す図、第６図は
第５図の動作説明用タイムチャート、第７図は本発明の
第３実施例の構成を示す図、第８図は従来のフレーム同
期回路の構成を示す図、第９図は第８図の動作説明用タ
イムチャートである。 １０−フレーム抽出回路 １１・−パルスカウンタ １２・−ラッチ回路 １３−・−ビットスリップ検出回路 １４・−クロック制御回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 域１ト （ｒスリ・シフｔ１ティ貞シ伯弓 ９ｎ７− 木発口月の第２実方笹、今１１図 第５図 タイムチャート 第６図 第７図
第２図中のクロック制御回路における動作タイムチャー
ト、 第４図は第２図中のラッチ回路における動作タイムチャ
ート、 第５図は本発明の第２実施例の構成を示す図、第６図は
第５図の動作説明用タイムチャート、第７図は本発明の
第３実施例の構成を示す図、第８図は従来のフレーム同
期回路の構成を示す図、第９図は第８図の動作説明用タ
イムチャートである。 １０−フレーム抽出回路 １１・−パルスカウンタ １２・−ラッチ回路 １３−・−ビットスリップ検出回路 １４・−クロック制御回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 域１ト （ｒスリ・シフｔ１ティ貞シ伯弓 ９ｎ７− 木発口月の第２実方笹、今１１図 第５図 タイムチャート 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、データ伝送装置の受信側におけるフレーム同期回路
において、 ビットスリップ検出回路（１３）と、 装置内部クロックを計数するカウンタ（１１）と、フレ
ーム抽出回路（１０）の出力から同期パルスをラッチす
るラッチ回路（１２）とを具備し、前記ビットスリップ
検出回路（１３）の検出信号により、前記カウンタ（１
１）の計数動作を制御し、該カウンタ（１１）出力をラ
ッチ用クロックとして、前記ラッチ回路（１２）を動作
させることを特徴とするフレーム同期保護回路。 ２、ビットスリップ検出信号により制御されるカウンタ
（１１）への入力クロックの形状を制御する回路（１４
）を具備し、カウンタ（１１）の計数動作を制御するこ
とを特徴とする特許請求の範囲第１項記載のフレーム同
期保護回路。 ３、ビットスリップ検出信号により書込スリップ時には
カウンタの動作を停止させ、読出スリップ時にはカウン
タを２アップさせるように制御することを特徴とする特
許請求の範囲第１項記載のフレーム同期保護回路。 ４、フレーム抽出回路の出力を位相制御してからラッチ
用クロックでラッチされるる構成としたことを特徴とす
る特許請求の範囲第１項記載のフレーム同期保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181503A JPS6240841A (ja) | 1985-08-19 | 1985-08-19 | フレ−ム同期保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181503A JPS6240841A (ja) | 1985-08-19 | 1985-08-19 | フレ−ム同期保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240841A true JPS6240841A (ja) | 1987-02-21 |
Family
ID=16101896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181503A Pending JPS6240841A (ja) | 1985-08-19 | 1985-08-19 | フレ−ム同期保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63290437A (ja) * | 1987-05-22 | 1988-11-28 | Matsushita Electric Ind Co Ltd | Ｇｍｓｋ直交同期検波装置 |
| US6716692B1 (en) * | 2003-05-20 | 2004-04-06 | Via Technologies, Inc. | Fabrication process and structure of laminated capacitor |
-
1985
- 1985-08-19 JP JP60181503A patent/JPS6240841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63290437A (ja) * | 1987-05-22 | 1988-11-28 | Matsushita Electric Ind Co Ltd | Ｇｍｓｋ直交同期検波装置 |
| US6716692B1 (en) * | 2003-05-20 | 2004-04-06 | Via Technologies, Inc. | Fabrication process and structure of laminated capacitor |
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