JPS5814630A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS5814630A JPS5814630A JP56113212A JP11321281A JPS5814630A JP S5814630 A JPS5814630 A JP S5814630A JP 56113212 A JP56113212 A JP 56113212A JP 11321281 A JP11321281 A JP 11321281A JP S5814630 A JPS5814630 A JP S5814630A
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- signal
- circuit
- input signal
- input
- phase
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 18
- 230000003111 delayed effect Effects 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000005070 sampling Methods 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁気記憶装置に関する。特に磁性媒体に誉か
れた情報の読取時のサンプリングクロック信号を発生さ
せる位相同期回路に関する。
れた情報の読取時のサンプリングクロック信号を発生さ
せる位相同期回路に関する。
従来の磁気記憶装置の位相同期信号忙おいては、入力信
号が到来するまで検電圧制御発振器に適当なバイアス電
圧を与え、この電圧制御発振器の入力に別に設けた入力
信号の変動のない場合の基準周波数のクロック信号を与
え、位相同期回路の出力である位相同期信号（ＶＦＯ）
の発振周波数を基準周波数に合わせている。これによ）
、入力信号が到来した場合に速やかに入力信号の周波数
に追従させるよう構成されている。
号が到来するまで検電圧制御発振器に適当なバイアス電
圧を与え、この電圧制御発振器の入力に別に設けた入力
信号の変動のない場合の基準周波数のクロック信号を与
え、位相同期回路の出力である位相同期信号（ＶＦＯ）
の発振周波数を基準周波数に合わせている。これによ）
、入力信号が到来した場合に速やかに入力信号の周波数
に追従させるよう構成されている。
しかし、この従来装置では入力信号が到来した時点では
入力信号と位相同期信号の位相関係は無関係であり、入
力信号の周波数が基準周波数よりも高い（または低い）
Ｋもかかわらず位相同期信号との位相関係で基準周波数
よシも低い（または高い）と位相検出器で判断され位相
同期信号は一度低い（または高い）周波数になる。しか
も位相同期回路は入力信号が到来した時速い時間で入力
信号に追従するように高い利得で動作するため、短時間
で入力信号と非同期となってしまうが、または追従する
のに余分な時間がかがる欠点を有する。
入力信号と位相同期信号の位相関係は無関係であり、入
力信号の周波数が基準周波数よりも高い（または低い）
Ｋもかかわらず位相同期信号との位相関係で基準周波数
よシも低い（または高い）と位相検出器で判断され位相
同期信号は一度低い（または高い）周波数になる。しか
も位相同期回路は入力信号が到来した時速い時間で入力
信号に追従するように高い利得で動作するため、短時間
で入力信号と非同期となってしまうが、または追従する
のに余分な時間がかがる欠点を有する。
本発明はこの点を改良するもので、位相同期信号を速や
かに誤）なく入力信号に追従させることができる高連岡
Ｓ１１路を提供することを目的とする。
かに誤）なく入力信号に追従させることができる高連岡
Ｓ１１路を提供することを目的とする。
本発明は、入力信号到来時に基準周期には埋等しい時間
を計時するタイｉを動作させ、そのタイマが力９ントア
ップする前に後続の入力信号が到来した場合には、入力
信号は基準周波数よりも高いとし、その後続の入力信号
よりタイマが計時を完了するまでの間のパルス信号を位
相検出器の出力である進み位相信号に論理和し、前記タ
イマが計時を完了してから後続の入力信号が来た場合に
は、入力信号祉基準周波数よりも低いとしてタイマの計
時完了後から後続の入力信号までのパルス信号を位相検
出器の出力である遅れ位相信号に論理和するように、入
力信号の到来時よシ一定数の入力信号を制御することを
特徴とする。
を計時するタイｉを動作させ、そのタイマが力９ントア
ップする前に後続の入力信号が到来した場合には、入力
信号は基準周波数よりも高いとし、その後続の入力信号
よりタイマが計時を完了するまでの間のパルス信号を位
相検出器の出力である進み位相信号に論理和し、前記タ
イマが計時を完了してから後続の入力信号が来た場合に
は、入力信号祉基準周波数よりも低いとしてタイマの計
時完了後から後続の入力信号までのパルス信号を位相検
出器の出力である遅れ位相信号に論理和するように、入
力信号の到来時よシ一定数の入力信号を制御することを
特徴とする。
本発明は、磁性媒体に書きこまれた情報を読散る磁気記
憶装置の入力信号に同期して入力信号をサンプリングす
る同期信号を発生させる位相同期回路において、入力信
号到来時より一定の時間後にトリガ信号を発生させる少
なくとも１備のタイマ回路と、ｎ番目の入力信号よりト
リガ信号までの基準パルス信号を発生する基準パルス発
生回路とｎ＋１番目の入力信号が到来した時点の前記基
□単パルス発生回路の出力に応じて動作するト
リガ信号よｌｎ＋１番目の入力信号までのパルス信号で
ある遅れ信号を発生させる遅れ信号発生回路とｎ ＋
１番目の入力信号からトリガ信号までのパルス信号であ
る進み信号を発生させる進み信号発生回路と、これらの
遅れ信号と進み信号を位相検出器の出力である遅れ位相
信号と進み位相信号との論理和をとるゲート回路と入力
信号が到来してからさらに一定数の入力信号が到来して
から、上記の動作を止めるためのリセット信号を送出す
るリセット回路とを備えたことを特徴とする。
憶装置の入力信号に同期して入力信号をサンプリングす
る同期信号を発生させる位相同期回路において、入力信
号到来時より一定の時間後にトリガ信号を発生させる少
なくとも１備のタイマ回路と、ｎ番目の入力信号よりト
リガ信号までの基準パルス信号を発生する基準パルス発
生回路とｎ＋１番目の入力信号が到来した時点の前記基
□単パルス発生回路の出力に応じて動作するト
リガ信号よｌｎ＋１番目の入力信号までのパルス信号で
ある遅れ信号を発生させる遅れ信号発生回路とｎ ＋
１番目の入力信号からトリガ信号までのパルス信号であ
る進み信号を発生させる進み信号発生回路と、これらの
遅れ信号と進み信号を位相検出器の出力である遅れ位相
信号と進み位相信号との論理和をとるゲート回路と入力
信号が到来してからさらに一定数の入力信号が到来して
から、上記の動作を止めるためのリセット信号を送出す
るリセット回路とを備えたことを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例の要部ブロック構成図である
。入力信号（ａ）はＤ形フリップフロップで構成される
基準パルス発生回路１のｃｐ端子（クロック端子）、同
じくＤ形フリップフロップで構成された進み信号発生回
路２のｃｐ端−子、遅を信号発生回路３の０１？端子、
°選択回路５の一方の入力端子、およびリセット回路６
のＣＰ端子にそれぞれ導かｎでいる。また、基準パルス
発生回路１のＤ入力端子は 論理「１」にクランプさｎ
ており、そのｑ出力である正基準パルス（１１）はカウ
ンタで構成されるタイマ回路７０ＭＲ端子（リセット端
子）。
。入力信号（ａ）はＤ形フリップフロップで構成される
基準パルス発生回路１のｃｐ端子（クロック端子）、同
じくＤ形フリップフロップで構成された進み信号発生回
路２のｃｐ端−子、遅を信号発生回路３の０１？端子、
°選択回路５の一方の入力端子、およびリセット回路６
のＣＰ端子にそれぞれ導かｎでいる。また、基準パルス
発生回路１のＤ入力端子は 論理「１」にクランプさｎ
ており、そのｑ出力である正基準パルス（１１）はカウ
ンタで構成されるタイマ回路７０ＭＲ端子（リセット端
子）。
進み信号発生回路２のｐ入力端子にそれぞれ導かれてい
る。
る。
基準パルス発生回路１の出力信号互である自基準パルス
（ｅ）は、遅れ信号発生回路３０Ｄ入力端子とＭｅ端子
にそれぞれ導かれている。またタイマ回路７のＯＦ四端
子は外部に備えられたクロツタ信号（ｄ）が導かれてい
る。このタイマ回路７のＣ！端字（（Ｔ端子は力９ン夕
の内容がａｔｔｒＩＪＫなった時、信号が重力される端
子）から出力され名トリガ信号（ｅ）は進み信号発生回
路２０ＭＲ端子、遅れ信号発生回路３のＭＲ端子、アン
ドゲート８を通して基準パルス発生回路１のＭＲ端子に
それぞれ接続されている。選択回路５の他の入力には。
（ｅ）は、遅れ信号発生回路３０Ｄ入力端子とＭｅ端子
にそれぞれ導かれている。またタイマ回路７のＯＦ四端
子は外部に備えられたクロツタ信号（ｄ）が導かれてい
る。このタイマ回路７のＣ！端字（（Ｔ端子は力９ン夕
の内容がａｔｔｒＩＪＫなった時、信号が重力される端
子）から出力され名トリガ信号（ｅ）は進み信号発生回
路２０ＭＲ端子、遅れ信号発生回路３のＭＲ端子、アン
ドゲート８を通して基準パルス発生回路１のＭＲ端子に
それぞれ接続されている。選択回路５の他の入力には。
入力信号の基準周波数と同じ周波数の擬似クロック（ｆ
）が入力されている。また、選択信号＠は入力信号（ａ
）の立上りでセットされたブロック信号であり選択回゛
路５およびリセット回路６０ＭＲ端子にそれぞれ導かれ
ている。
）が入力されている。また、選択信号＠は入力信号（ａ
）の立上りでセットされたブロック信号であり選択回゛
路５およびリセット回路６０ＭＲ端子にそれぞれ導かれ
ている。
このリセット回路６の出力であるリセット信号（６）は
アンドゲート８を通して基準パルス発生回路１０ＭＲ端
子に導かれている。選択回路５の出力であるデータ信号
（１）は位相検出器９のデータ端子に導かｎている。こ
の位相検Ｗ器９の進み位相信号（ｊ）はアントゲ−）
１１の一方の入力端子に導かれている。このアントゲ−
） １１の他の入力端子には前配進み信号発生回路２の
進み信号体）が導かれている。
アンドゲート８を通して基準パルス発生回路１０ＭＲ端
子に導かれている。選択回路５の出力であるデータ信号
（１）は位相検出器９のデータ端子に導かｎている。こ
の位相検Ｗ器９の進み位相信号（ｊ）はアントゲ−）
１１の一方の入力端子に導かれている。このアントゲ−
） １１の他の入力端子には前配進み信号発生回路２の
進み信号体）が導かれている。
また、この位相検出器９の遅れ位相信号（４はアントゲ
−） １２の一方の入力端子に導かれている。
−） １２の一方の入力端子に導かれている。
このアンドゲート１２の他の入力端子には前記遅れ信号
発生回路３の遅れ信号（→が導かれている。このアンド
ゲート１１および１２の出力（ｎ）、（０）はチャージ
ポンプ回路１３に導かれている。このチャージポンプ回
路１３の出力はローパスフィルタ１４ Ｋ 導カれてい
る。このローパスフィルタ１４の出力は電圧制御発振器
１５に導かれている。この電圧制御発振器１５０位相同
期信号艶）は前記位相検出器９に導かれている。
発生回路３の遅れ信号（→が導かれている。このアンド
ゲート１１および１２の出力（ｎ）、（０）はチャージ
ポンプ回路１３に導かれている。このチャージポンプ回
路１３の出力はローパスフィルタ１４ Ｋ 導カれてい
る。このローパスフィルタ１４の出力は電圧制御発振器
１５に導かれている。この電圧制御発振器１５０位相同
期信号艶）は前記位相検出器９に導かれている。
この位相検出器９、チャージポンプ回路１３、ローパス
フィルタ１４、電圧制御発振器１５により位相同期回路
１６が構成される。
フィルタ１４、電圧制御発振器１５により位相同期回路
１６が構成される。
このよう表回路構成で、常時の入力信号（＆）がない場
合には、選択信号＠は「０」であり選択回路５からは擬
似クロック（ｆ）が出力さｎる。こ牡により、位相検出
器９のデータ信号（１）として夢似クロック（ｆ）が与
えられ、位相同期回路１６はこの擬似クロック（ｆ）の
位相に同期している。
合には、選択信号＠は「０」であり選択回路５からは擬
似クロック（ｆ）が出力さｎる。こ牡により、位相検出
器９のデータ信号（１）として夢似クロック（ｆ）が与
えられ、位相同期回路１６はこの擬似クロック（ｆ）の
位相に同期している。
いま、入力信号（ａ）が与えらｎると選択信号伝）は「
１」となりデータ信号（１）として位相検出器９に入力
信号（＆）が与えられる。位相検出器９は、位相比較し
た結果データ信号（１）の位相が速ければ進み位相信号
（ｊ）を送出し、データ信号（１）の位相が遅ければ遅
れ位相信号（４を送出する。
１」となりデータ信号（１）として位相検出器９に入力
信号（＆）が与えられる。位相検出器９は、位相比較し
た結果データ信号（１）の位相が速ければ進み位相信号
（ｊ）を送出し、データ信号（１）の位相が遅ければ遅
れ位相信号（４を送出する。
また、進み信号発生回路および遅れ信号発生回路３で入
の信号（ａ）の周波数と基準周波数との比較が行われる
。入力信号（ａ）の周波数が速い周波数であるときＫは
、進み信号発生回路２から進み信号ｋが出力され、遅い
周波数であれば遅れ信号発生回路３から遅れ信号ｍが出
力される。
の信号（ａ）の周波数と基準周波数との比較が行われる
。入力信号（ａ）の周波数が速い周波数であるときＫは
、進み信号発生回路２から進み信号ｋが出力され、遅い
周波数であれば遅れ信号発生回路３から遅れ信号ｍが出
力される。
この遅れ信号（→と遅れ位相信号（４はアンドゲート１
２にそれぞれ与えられる。また、進み信号（ｋ）と進み
位相信号（ｊ）はアンドゲート１１にそれぞｎ与えられ
る。このアントゲ−）１１．１２出力はダウン信号ｎ１
アップ信号０としてチャージポンプ回路１３に与えられ
る。とｎらの信号ｎあるいは０はチャージポンプ回路１
３で一定電圧の制御信号とさ扛ローパスフィルタ１４を
通って電圧制御発振器１５の発振周波数を制御する。
２にそれぞれ与えられる。また、進み信号（ｋ）と進み
位相信号（ｊ）はアンドゲート１１にそれぞｎ与えられ
る。このアントゲ−）１１．１２出力はダウン信号ｎ１
アップ信号０としてチャージポンプ回路１３に与えられ
る。とｎらの信号ｎあるいは０はチャージポンプ回路１
３で一定電圧の制御信号とさ扛ローパスフィルタ１４を
通って電圧制御発振器１５の発振周波数を制御する。
このことをさらに詳しく説明する。第２図および第３図
は第１図にｘ印で示した点の入力あるいは出力信号波形
を示す動作タイムチャートである。
は第１図にｘ印で示した点の入力あるいは出力信号波形
を示す動作タイムチャートである。
特に、第２図は入力信号（ａ）の周期が基準周波数信号
の周期より長い場合の動作タイムチャートを示し、第３
図は短い場合の動作タイムチャートを示す。いま第１の
入力信号（ａ） Ｉによシ基準パルス発生回路ｌはセッ
トさｎタイマ回路７がクロック（ｄ）をカウントしはじ
める。次、の第２の入力信号（ａ） ＩＩがタイマ回路
７がカウントアツプして出力するトリガ信号（ｅ）より
も後から来た場合には（第２図）トリガ信号（ｅ）によ
り遅往信号発生回路３はリセットされ遅ｎ信号ｍは「０
」となる。また、第２の入力信号（ａ） Ｉｆが到来し
た時には基準パルス（ｂ）はり七ツζされており、入力
信号（ａ） ＩＩの立上りで遅れ信号発生回路３はセッ
トされ遅れ信号ｍは「１」となる。さらに同じことがく
りかえされる。
の周期より長い場合の動作タイムチャートを示し、第３
図は短い場合の動作タイムチャートを示す。いま第１の
入力信号（ａ） Ｉによシ基準パルス発生回路ｌはセッ
トさｎタイマ回路７がクロック（ｄ）をカウントしはじ
める。次、の第２の入力信号（ａ） ＩＩがタイマ回路
７がカウントアツプして出力するトリガ信号（ｅ）より
も後から来た場合には（第２図）トリガ信号（ｅ）によ
り遅往信号発生回路３はリセットされ遅ｎ信号ｍは「０
」となる。また、第２の入力信号（ａ） Ｉｆが到来し
た時には基準パルス（ｂ）はり七ツζされており、入力
信号（ａ） ＩＩの立上りで遅れ信号発生回路３はセッ
トされ遅れ信号ｍは「１」となる。さらに同じことがく
りかえされる。
一方、第２の入力信号（ａ） ＩＩがトリガ信号（ｅ）
よりも先に来た場合には（第３図）、基準パルス発生回
路ｌはセットさ扛た状態であるから進み信号（ｋ）は「
０」となる。この状態でタイマ回路７がカウント、アッ
プしトリガ信号（１３） Ｋよって進み信号発生回路２
はリセットさ牡進み信号（ｋ）は「１」となる。
よりも先に来た場合には（第３図）、基準パルス発生回
路ｌはセットさ扛た状態であるから進み信号（ｋ）は「
０」となる。この状態でタイマ回路７がカウント、アッ
プしトリガ信号（１３） Ｋよって進み信号発生回路２
はリセットさ牡進み信号（ｋ）は「１」となる。
この場合入力信号（ａ）の１つおきにタイマ回路７が働
くのでタイマ回路を２つ設けてこれを防ぐことはできる
。一定数の入力信号をカウントした後リセット回路６に
よりリセット信号但）が出力されタイマ回路７はリセッ
トされ以後進み信号（ｋ）も遅ｎ信号←）も「１」のま
まとなる。
くのでタイマ回路を２つ設けてこれを防ぐことはできる
。一定数の入力信号をカウントした後リセット回路６に
よりリセット信号但）が出力されタイマ回路７はリセッ
トされ以後進み信号（ｋ）も遅ｎ信号←）も「１」のま
まとなる。
以上説明したように、本発明によれば入力信号の到来時
に入力信号周波数に応じた進みあるいは遅れ信号を発生
させ、これを通常の位相検出出力に＃Ｒ理積なとること
とした。したがって位相同期回路の出力である位相同期
信号の発振周波数を急速に入力信号に追従させることが
できる効果がある。
に入力信号周波数に応じた進みあるいは遅れ信号を発生
させ、これを通常の位相検出出力に＃Ｒ理積なとること
とした。したがって位相同期回路の出力である位相同期
信号の発振周波数を急速に入力信号に追従させることが
できる効果がある。
第１図は本発明一実施例の要部ブロック構成図。
第２図および第３図は第１図にＸ印で示した点の入力あ
るいは出力信号波形を示す動作タイムチャート。 １・・・基準パルス発生回路、２・・・進み信号発生回
路、３・・・遅れ信号発生回路、５・・・選択回路、６
・・・リセット回路、７・・・タイマ回路、８．１１．
１２・・・アンドゲート、９・・・位相検出器、１３・
・・チャージポンプ回路、１４・・・ローパスフィルタ
、１５−・・電圧制御発振器、１６・・・位相同期回路
。 特ト出願人 日本電気株式会社 代理人 弁理士 井 出 直 参 兜 １ 図
るいは出力信号波形を示す動作タイムチャート。 １・・・基準パルス発生回路、２・・・進み信号発生回
路、３・・・遅れ信号発生回路、５・・・選択回路、６
・・・リセット回路、７・・・タイマ回路、８．１１．
１２・・・アンドゲート、９・・・位相検出器、１３・
・・チャージポンプ回路、１４・・・ローパスフィルタ
、１５−・・電圧制御発振器、１６・・・位相同期回路
。 特ト出願人 日本電気株式会社 代理人 弁理士 井 出 直 参 兜 １ 図
Claims (1)
- （１）入力信号が印加されているときＫｆｒｉ、この入
力信号に同期してこの入力信号をサンプリングするクロ
ック信号を発生し、入力信号が印加されていないときＫ
は、基準周波数信号を入力信号の代りに与え前記クロッ
ク信号をこの基準周波数信号に同期させるように構成さ
れ、位相検出器と電圧制御発振器とをループ内に含む位
相同期回路において、入力信号の入力時から一定時間後
にトリガ信号を発生させるタイマ回路を少なくとも１個
備え、このタイマ回路を起動する入力信号の次の入力信
号が前記トリガ信号の送出時より前に入力したときＫａ
進み信号を発生する進み信号発生回路と、前記タイマ回
路を起動する入力信号の次の入力信号が前記トリガ信号
の送出時より後に入力したときＫｉｔ遅れ信号を発生す
る遅れ信号発生回路と、前記進み信号が送出されたとき
Ｋは前記位相検出器から出力される進み位相信号を通過
させ前記遅れ信号が送出されたときＫは前記位相検出器
から出力される遅れ位相信号を通過させるゲート回路と
を備え、このゲート回路からの出力信号を前記電圧制御
発振器の１１１１ｍ信号として与えるように構成された
ことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113212A JPS5814630A (ja) | 1981-07-20 | 1981-07-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113212A JPS5814630A (ja) | 1981-07-20 | 1981-07-20 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814630A true JPS5814630A (ja) | 1983-01-27 |
| JPS6248402B2 JPS6248402B2 (ja) | 1987-10-14 |
Family
ID=14606399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113212A Granted JPS5814630A (ja) | 1981-07-20 | 1981-07-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310911A (ja) * | 1986-07-02 | 1988-01-18 | Fujitsu Ten Ltd | 電子同調チユ−ナ用制御回路 |
-
1981
- 1981-07-20 JP JP56113212A patent/JPS5814630A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310911A (ja) * | 1986-07-02 | 1988-01-18 | Fujitsu Ten Ltd | 電子同調チユ−ナ用制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248402B2 (ja) | 1987-10-14 |
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