JPS6240868B2 - - Google Patents
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- JPS6240868B2 JPS6240868B2 JP58236850A JP23685083A JPS6240868B2 JP S6240868 B2 JPS6240868 B2 JP S6240868B2 JP 58236850 A JP58236850 A JP 58236850A JP 23685083 A JP23685083 A JP 23685083A JP S6240868 B2 JPS6240868 B2 JP S6240868B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置に関し、特に記憶部
としての溝型キヤパシタの構造を改良した半導体
記憶装置に係わる。 〔発明の技術的背景とその問題点〕 ダイナミツクメモリをはじめとする半導体記憶
装置は、その記憶容量が微細加工技術の進歩に伴
つて約３年で４倍の速度で増大している。記憶容
量の大容量化に伴つてメモリセル面積は急速に縮
小されつづけているが、メモリセルの記憶キヤパ
シタ値はソフトエラーの防止上及びセンスアンプ
のセンスのためのＳ／Ｎ比の確保のために数十
fFの大きな値に維持する必要がある。 ところで、従来より単位面積当りのキヤパシタ
値を大きくするために、記憶キヤパシタを構成す
るMOS構造の絶縁膜を薄膜化したり、絶縁膜材
料を酸化シリコン膜から窒化シリコン膜に変えた
りしている。しかしながら、これらの記憶キヤパ
シタは半導体基板の表面を利用してMOS構造を
形成するので、セル面積の微細化に伴つて、大き
キヤパシタ値を得ることは自ずと限界があつた。 このようなことから、最近、H.Sunamiらは、
“Ａ Corrugated Capacitor Cell（CCC） for
Megabit Dynamic MOS Memories”、
International Electric Device Meeting
Technical Digest、講演番号26.9、pp、806〜
808Dec、1982で第１図に示す構造の溝型キヤパ
シタを有するMOSメモリを発表した。即ち、第
１図中の１は例えばｐ型シリコン基板であり、こ
の基板１の表面から内部に亙つて深い（例えば３
〜５μｍ程度）溝部２が設けられている。この溝
部２内から開口部周辺に亙つて第１層多結晶シリ
コンからなるキヤパシタ電極３がキヤパシタ絶縁
膜４を介して設けられている。このキヤパシタ絶
縁膜４はSiO2／Si3N4／SiO2の３層膜からなる。
こうした基板１、溝部２、キヤパシタ絶縁膜４及
びキヤパシタ電極３によつて溝型キヤパシタ５が
構成されている。また、前記溝型キヤパシタ５に
隣接するシリコン基板１の表面には互いに電気的
に分離されたn+型のソース、ドレイン領域６，
７が設けられている。これらソース、ドレイン領
域６，７間を少なくとも含む基板１部分上には、
ゲート酸化膜８を介して第２層多結晶シリコンか
らなるゲート電極９が設けられている。こうした
ソース、ドレイン領域６，７、ゲート酸化膜８及
びゲート電極９によつて転送トランジスタ１０が
構成されている。更に、前記ソース領域６は前記
溝型キヤパシタ５の絶縁膜４に接しており、かつ
前記ドレイン領域７は図示しないビツト線と接続
されている。なお、図中の９′は隣接するメモリ
セルのゲート電極である。 しかしながら、前述した第１図図示のMOSメ
モリは文献中にも一部記載してあるように一つの
溝型キヤパシタと他の溝型キヤパシタとの間で生
じるパンチスルー現象による情報の干渉により、
メモリセル間の溝型キヤパシタの距離を短くでき
ず、高密度のメモリセルを実現できないとう欠点
があつた。即ち、一般にメモリセルを構成する転
送トランジスタのドレインの接合容量は、ビツト
線容量を減らすために減少させることが要求され
ている。このため、ｐ型シリコン基板の濃度を下
げる必要があるが、これによつてMOS構造のキ
ヤパシタ付近の基板に空乏層が伸び、パンチスル
ー現象が生じ易くなる。こうしたパンチスルー現
象は、一般にシリコン基板表面近傍からの不純物
イオン注入で防止できる。しかしながら、第１図
図示のようなシリコン基板１に深い溝部２を形成
して作られる溝型キヤパシタ５では、シリコン基
板１の深い部分にまで不純物のイオン注入を行な
うことが困難であるため、隣接する溝型キヤパシ
タの底部付近同志でパンチスルー現象が生じ、そ
れを防止できないという重大な欠点があつた。従
つて、従来の構造ではメモリセル間の溝型キヤパ
シタ間に長い距離をあける必要が生じ高密度のメ
モリセルを実現するのは極めて困難であつた。 また、第１図の構造では、シリコン基板１の深
い所で溝型キヤパシタ５により空乏層が伸び、α
線の入射により生じた電荷をフアネリング現象で
集め易い為、ソフトエラーに対して弱いという欠
点があつた。 〔発明の目的〕 本発明は、単位面積当りのキヤパシタ値が大き
い溝型キヤパシタを備え、かつ該溝型キヤパシタ
間の距離を著しく短縮でき、更に耐ソフトエラー
性に優れた半導体記憶装置を提供しようとするも
のである。 〔発明の概要〕 本発明は、第１導電型の半導体層が表面に形成
された該半導体層より高濃度の第１導電型の半導
体基板と、この半導体層の表面から前記半導体基
板中に達して設けられた溝部と、この溝部内面の
半導体層及び半導体基板に亙つて設けられた第２
導電型の不純物拡散領域と、前記溝部内から少な
くとも開口部周辺に亙つてキヤパシタ用絶縁膜を
介して設けられた電極とからなり、前記電極を第
１のキヤパシタ電極とし、前記不純物拡散領域を
第２のキヤパシタ電極とした構造の溝型キヤパシ
タを具備したことを特徴とするものである。こう
した構造において、第１導電型の高濃度の半導体
基板により、溝型キヤパシタの深い部分での空乏
層の伸びを抑制して隣接する溝型キヤパシタ間の
パンチスルー現象を防止して高密度のメモリセル
を可能とし、かつ第１導電型の高濃度の半導体基
板の同様の作用により耐ソフトエラー性を向上
し、更に第１導電型の半導体基板及び半導体層と
第２導電型の不純物拡散領域との間の接合容量に
より単位面積当りのキヤパシタ値を増大した半導
体記憶装置を得ることができる。 〔発明の実施例〕 以下、本発明の実施例を第２図及び第３図を参
照して詳細に説明する。 第２図はダイナミツクMOSメモリの一部を示
す平面図、第３図は第２図の−に沿う断面図
である。図中の２１は、表面上に例えば２×
1015／cm3のアクセプタ不純物（ボロン等）を含む
厚さ２μｍのｐ型シリコン層２２が例えばエピタ
キシヤル成長法により形成された例えば５×
1017／cm3のボロンを含む高濃度のp+型シリコン基
板である。このシリコン層２２にはフイールド酸
化膜２３が設けられており、かつシリコン層２２
には該フイールド酸化膜２３で分離された複数の
島状の活性領域（メモリセル領域）２４ａ〜２４
ｃが形成されている。これら活性領域２４ａ，２
４ｂの一部及び活性領域２４ｃの両端部には夫々
溝型キヤパシタ２５ａ〜２５ｄが設けられてお
り、かつ溝型キヤパシタ２５ａ，２５ｂは互いに
隣接して配置されている。溝型キヤパシタ２５ａ
は第３図に示す如く前記ｐ型シリコン層２２の表
面からシリコン基板２１中に亙つて設けられた例
えば深さ３μｍの溝部２６ａを備えている。この
溝部２６ａの内面のシリコン層２２及びシリコン
基板２１には、第２導電型の不純物拡散領域とし
てのｎ型拡散領域２７ａが形成されている。この
ｎ型拡散領域２７ａは深さが0.2μｍで、濃度が
例えば２×1018／cm3のものである。このｎ型拡散
領域２７ａの前記溝型キヤパシタ２５ｂと反対側
の側部表面（ｐ型シリコン層２２表面部分）には
延出部２８ａが形成されている。前記溝部２６ａ
内から少なくとも該溝部２６ａの開口部周辺に亙
つて第１層多結晶シリコンからなる電極２９がキ
ヤパシタ用絶縁膜として例えば厚さ200Åの酸化
シリコン膜３０ａを介して設けられている。こう
した溝型キヤパシタ２５ａにおいて、前記電極２
９は第１のキヤパシタ電極として、前記ｎ型拡散
領域２７ａは第２のキヤパシタ電極として機能す
る。なお、電極２９は各溝型キヤパシタ２５ａ〜
２５ｄの共通電極となつている。一方、前記溝型
キヤパシタ２５ｂは溝部２６ｂ、ｎ型拡散領域２
７ｂ、電極２９及び酸化シリコン膜３０ｂとから
構成されている。また、前記溝型キヤパシタ２５
ｃ，２５ｄは詳細に示していないが、前記溝型キ
ヤパシタ２５ａ，２５ｂと同様な構造になつてい
る。 ここで溝型キヤパシタの製造方法について第４
図ａ，ｂを参照して簡単に説明する。まず、p+
型シリコン基板２１上にｐ型シリコン層２２をエ
ピタキシヤル成長法により形成し、更に該シリコ
ン層２２に選択的にフイールド酸化膜２３を形成
すると共に、島状の活性領域２４ａ，２４ｂ（２
４ｃは図示せず）を形成した後、活性領域２４
ａ，２４ｂの表面に厚さ約1000Åの酸化膜３１を
形成する。つづいて、フオトレジストを塗布し、
写真蝕刻法により酸化膜３１の溝部形成予定部上
にレジストパターン（図示せず）を形成をした
後、該レジストパターンをマスクとして反応性イ
オンエツチングにより、酸化膜３１をエツチング
し、さらにｐ型シリコン層２２表面からp+型シ
リコン基板２１中に亙つて選択的にエツチングし
て例えば深さ３μｍの溝部２６ａ，２６ｂを形成
する（第４図ａ図示）。この後、レジストパター
ンを剥離した。 次いで、写真蝕刻法により転送トランジスタの
ソース領域の一部に対応する前記酸化膜３１を選
択的に除去した後、全面にリンドープ酸化シリコ
ン膜（又は砒素ドープ酸化シリコン膜、リンや砒
素をドープした多結晶シリコン膜）３２をCVD
法により堆積した後、該リンドープ酸化シリコン
膜３２を拡散源にしてリンをｐ型シリコン層２１
からｐ型シリコン基板２１に亙つてに熱拡散して
夫々ｎ型拡散領域２７ａ，２７ｂ及び延出部２８
ａ，２８ｂを形成する（第４図ｂ図示）。 この後、図示しないが、リンドープ酸化シリコ
ン膜を除去し、酸化膜も除去し、更に、再度熱酸
化処理を施して溝部内面を含む露出したシリコン
層表面に酸化シリコン膜を形成し、ひきつづき全
面に第１層多結晶シリコン膜を堆積し、これをパ
ターニングして溝部内から少なくともその開口部
周辺に亙つて電極を形成し、この電極をマスクと
して前記酸化シリコン膜を選択的にエツチングし
キヤパシタ用の酸化シリコン膜を形成する。 また、前記各溝型キヤパシタ２５ａ〜２５ｄに
隣接した各活性領域２４ａ〜２４ｃには転送トラ
ンジスタ３３ａ〜３３ｄが形成されている。転送
トランジスタ３３ａは、前記溝型キヤパシタ２５
ａに隣接する活性領域２４ａの表面に互いに電気
的に分離して設けられたn+型のソース、ドレイ
ン領域３４ａ，３５ａと、これらソース、ドレイ
ン領域３４ａ，３５ａ間を少なくとも含む活性領
域２４ａ部分上にゲート酸化膜３６ａを介して設
けられたゲート電極３７ａとから構成されてい
る。前記n+型ソース領域３４ａは前記溝型キヤ
パシタ２５ａを構成するｎ型拡散領域２７ａの延
出部２８ａと接続されている。一方、前記転送ト
ランジスタ３３ｂは、n+型のソース、ドレイン
領域３４ｂ，３５ｂ、ゲート酸化膜３６ｂ及びゲ
ート電極３７ｂとから構成されており、かつソー
ス領域３４ｂは前記溝型キヤパシタ２５ｂを構成
するｎ型拡散領域２７ｂの延出部２８ｂに接続さ
れている。また、前記転送トランジスタ３３ｃ，
３３ｄは、前記各転送トランジスタ３３ａ，３３
ｂと同様、ソース、ドレイン領域、ゲート酸化膜
（いずれも図示せず）及びゲート電極３７ｃ，３
７ｄから構成されている。なお、前記転送トラン
ジスタ３３ａ，３３ｂのゲート電極３７ａ，３７
ｂは前記溝型キヤパシタ２５ｃ，２５ｄの電極２
９上に酸化膜（図示せず）を介して横切り、かつ
前記転送トランジスタ３３ｃ，３３ｄのゲート電
極３７ｃ，３７ｄは前記溝型キヤパシタ２５ａ，
２５ｂの電極２９上を酸化膜３８ａ，３８ｂを介
して横切つている。更に、前記各溝型キヤパシタ
２５ａ〜２５ｄ及び前記各転送トランジスタ３３
ａ〜３３ｄを含むシリコン層２２上には層間絶縁
膜３９が被覆されており、かつ該層間絶縁膜３９
上には例えばAlからなるビツト線４０，４０′が
前記各ゲート電極３７ａ〜３７ｄと直交する方向
に設けられている。一方のビツト線４０は、前記
転送トランジスタ３３ａ，３３ｂのドレイン領域
３５ａ，３５ｂにコンタクトホール４１ａ，４１
ｂを介して夫々接続されている。他方のビツト線
４０′は、前記転送トランジスタ３３ｃ，３３ｄ
の共通のドレイン領域（図示せず）にコンタクト
ホール４１ｃを介して接続されている。これらビ
ツト線４０，４０′を含む層間絶縁膜３９上には
保護絶縁膜４２が被覆されている。 しかして、本発明の半導体記憶装置によれば、
溝型キヤパシタ（例えば２５ａ，２５ｂ）の夫々
の記憶ノードを構成するｎ型拡散領域２７ａ，２
７ｂの深い部分には約５×1017／cm3の不純物濃度
をもつ高濃度のp+型シリコン基板２１が存在す
るため、溝型キヤパシタ２５ａ，２５ｂの深い部
分での空乏層の伸びを前記ｐ型シリコン基板２１
の存在により著しく抑制できる。事実、記憶ノー
ドの電位がｐ型シリコン基板２１及びｐ型シリコ
ン層２２に対して5Vの電位差の時、ｎ型拡散領
域２７ａ，２７ｂの該当する一方から伸びる空乏
層幅は約0.13μｍであつた。また、ｐ型シリコン
層２２中のｎ型拡散領域２７ａ，２７ｂからの空
乏層の伸びは、フイルード酸化膜２３したにアク
セプタ不純物イオンを注入拡散することにより
5Vの電位差でも約0.2μｍとすることができた。
その結果、溝型キヤパシタ２５ａ，２５ｂ間の距
離(A)を0.6μｍまで近付けても両者間のパンチス
ルー現象を防止できる。なお、第１図図示の溝型
キヤパシタ５の構造では、溝型キヤパシタ間の距
離を約２μｍで既にパンチスルー現象が生じた。
これは距離にして３倍以上の改善である。しか
も、本発明ではビツト線の接合容量は全く増加し
ない。従つて、溝型キヤパシタ間のパンチスルー
現象を防止することにより、高密度のメモリセル
を実現できる。 また、溝型キヤパシタ（例えば２５ａ）が形成
される深い部分のp+型シリコン基板２１は高濃
度であるため、その箇所でのキヤリアのライフタ
イムは短くなり、α線の入射により生じたキヤリ
アが溝型キヤパシタ２５ａのｎ型拡散領域２７ａ
にフアネリング現象によつて集まるのを阻止で
き、耐ソフトエラー性に優れた半導体記憶装置を
実現できる。 更に、本発明ではp+型シリコン基板２１及び
ｐ型シリコン層２２とｎ型拡散領域２７ａとの間
のpn接合容量が酸化シリコン膜３０ａを介在し
たｎ型拡散領域２７ａと電極２９との間の静電容
量に重畳されるため、単位面積当りのキヤパシタ
値が高い溝型キヤパシタ２５ａを実現でき、ひい
てはメモリセルを高密度化できる。事実、前記
pn接合容量は前記静電容量値の約３割に達する
ことがわかつた。 なお、上記実施例ではキヤパシタ用絶縁膜とし
て、酸化シリコン膜を用いたが、これに限定され
ない。例えば、酸化シリコン膜で窒化シリコン膜
をサンドイツチ状に挟んだ複合膜、窒化シリコン
膜、あるいは酸化シリコンと酸化タンタルの二層
膜等を用いてもよい。 上記実施例では、半導体基板としてp+型シリ
コン基板を、半導体層としてｐ型シリコン層を用
いたが、n+型シリコン基板、ｎ型シリコン層を
用いてもよい。この場合、第２導電型の不純物拡
散領域はｐ型に、転送トランジスタはｐチヤンネ
ルMOSトランジスタよりなる。 上記実施例では、ダイナミツクMOSメモリを
例にして説明したが、スタテイツクMOSメモリ
にも同様に適用できる。この場合、例えばフリツ
プフロツプ型のセルの双安定ノードに前述した溝
型キヤパシタを設ければよい。 〔発明の効果〕 以上詳述した如く、本発明によれば単位面積当
りのキヤパシタ値が大きい溝型キヤパシタを備
え、かつ該溝型キヤパシタ間の距離を、パンチス
ルー現象を生じることなく著しく短縮してメモリ
セルの高密度化を可能とし、更に耐ソフトエラー
性を向上でき、ひいては高密度、高信頼性の半導
体記憶装置を提供できる。
としての溝型キヤパシタの構造を改良した半導体
記憶装置に係わる。 〔発明の技術的背景とその問題点〕 ダイナミツクメモリをはじめとする半導体記憶
装置は、その記憶容量が微細加工技術の進歩に伴
つて約３年で４倍の速度で増大している。記憶容
量の大容量化に伴つてメモリセル面積は急速に縮
小されつづけているが、メモリセルの記憶キヤパ
シタ値はソフトエラーの防止上及びセンスアンプ
のセンスのためのＳ／Ｎ比の確保のために数十
fFの大きな値に維持する必要がある。 ところで、従来より単位面積当りのキヤパシタ
値を大きくするために、記憶キヤパシタを構成す
るMOS構造の絶縁膜を薄膜化したり、絶縁膜材
料を酸化シリコン膜から窒化シリコン膜に変えた
りしている。しかしながら、これらの記憶キヤパ
シタは半導体基板の表面を利用してMOS構造を
形成するので、セル面積の微細化に伴つて、大き
キヤパシタ値を得ることは自ずと限界があつた。 このようなことから、最近、H.Sunamiらは、
“Ａ Corrugated Capacitor Cell（CCC） for
Megabit Dynamic MOS Memories”、
International Electric Device Meeting
Technical Digest、講演番号26.9、pp、806〜
808Dec、1982で第１図に示す構造の溝型キヤパ
シタを有するMOSメモリを発表した。即ち、第
１図中の１は例えばｐ型シリコン基板であり、こ
の基板１の表面から内部に亙つて深い（例えば３
〜５μｍ程度）溝部２が設けられている。この溝
部２内から開口部周辺に亙つて第１層多結晶シリ
コンからなるキヤパシタ電極３がキヤパシタ絶縁
膜４を介して設けられている。このキヤパシタ絶
縁膜４はSiO2／Si3N4／SiO2の３層膜からなる。
こうした基板１、溝部２、キヤパシタ絶縁膜４及
びキヤパシタ電極３によつて溝型キヤパシタ５が
構成されている。また、前記溝型キヤパシタ５に
隣接するシリコン基板１の表面には互いに電気的
に分離されたn+型のソース、ドレイン領域６，
７が設けられている。これらソース、ドレイン領
域６，７間を少なくとも含む基板１部分上には、
ゲート酸化膜８を介して第２層多結晶シリコンか
らなるゲート電極９が設けられている。こうした
ソース、ドレイン領域６，７、ゲート酸化膜８及
びゲート電極９によつて転送トランジスタ１０が
構成されている。更に、前記ソース領域６は前記
溝型キヤパシタ５の絶縁膜４に接しており、かつ
前記ドレイン領域７は図示しないビツト線と接続
されている。なお、図中の９′は隣接するメモリ
セルのゲート電極である。 しかしながら、前述した第１図図示のMOSメ
モリは文献中にも一部記載してあるように一つの
溝型キヤパシタと他の溝型キヤパシタとの間で生
じるパンチスルー現象による情報の干渉により、
メモリセル間の溝型キヤパシタの距離を短くでき
ず、高密度のメモリセルを実現できないとう欠点
があつた。即ち、一般にメモリセルを構成する転
送トランジスタのドレインの接合容量は、ビツト
線容量を減らすために減少させることが要求され
ている。このため、ｐ型シリコン基板の濃度を下
げる必要があるが、これによつてMOS構造のキ
ヤパシタ付近の基板に空乏層が伸び、パンチスル
ー現象が生じ易くなる。こうしたパンチスルー現
象は、一般にシリコン基板表面近傍からの不純物
イオン注入で防止できる。しかしながら、第１図
図示のようなシリコン基板１に深い溝部２を形成
して作られる溝型キヤパシタ５では、シリコン基
板１の深い部分にまで不純物のイオン注入を行な
うことが困難であるため、隣接する溝型キヤパシ
タの底部付近同志でパンチスルー現象が生じ、そ
れを防止できないという重大な欠点があつた。従
つて、従来の構造ではメモリセル間の溝型キヤパ
シタ間に長い距離をあける必要が生じ高密度のメ
モリセルを実現するのは極めて困難であつた。 また、第１図の構造では、シリコン基板１の深
い所で溝型キヤパシタ５により空乏層が伸び、α
線の入射により生じた電荷をフアネリング現象で
集め易い為、ソフトエラーに対して弱いという欠
点があつた。 〔発明の目的〕 本発明は、単位面積当りのキヤパシタ値が大き
い溝型キヤパシタを備え、かつ該溝型キヤパシタ
間の距離を著しく短縮でき、更に耐ソフトエラー
性に優れた半導体記憶装置を提供しようとするも
のである。 〔発明の概要〕 本発明は、第１導電型の半導体層が表面に形成
された該半導体層より高濃度の第１導電型の半導
体基板と、この半導体層の表面から前記半導体基
板中に達して設けられた溝部と、この溝部内面の
半導体層及び半導体基板に亙つて設けられた第２
導電型の不純物拡散領域と、前記溝部内から少な
くとも開口部周辺に亙つてキヤパシタ用絶縁膜を
介して設けられた電極とからなり、前記電極を第
１のキヤパシタ電極とし、前記不純物拡散領域を
第２のキヤパシタ電極とした構造の溝型キヤパシ
タを具備したことを特徴とするものである。こう
した構造において、第１導電型の高濃度の半導体
基板により、溝型キヤパシタの深い部分での空乏
層の伸びを抑制して隣接する溝型キヤパシタ間の
パンチスルー現象を防止して高密度のメモリセル
を可能とし、かつ第１導電型の高濃度の半導体基
板の同様の作用により耐ソフトエラー性を向上
し、更に第１導電型の半導体基板及び半導体層と
第２導電型の不純物拡散領域との間の接合容量に
より単位面積当りのキヤパシタ値を増大した半導
体記憶装置を得ることができる。 〔発明の実施例〕 以下、本発明の実施例を第２図及び第３図を参
照して詳細に説明する。 第２図はダイナミツクMOSメモリの一部を示
す平面図、第３図は第２図の−に沿う断面図
である。図中の２１は、表面上に例えば２×
1015／cm3のアクセプタ不純物（ボロン等）を含む
厚さ２μｍのｐ型シリコン層２２が例えばエピタ
キシヤル成長法により形成された例えば５×
1017／cm3のボロンを含む高濃度のp+型シリコン基
板である。このシリコン層２２にはフイールド酸
化膜２３が設けられており、かつシリコン層２２
には該フイールド酸化膜２３で分離された複数の
島状の活性領域（メモリセル領域）２４ａ〜２４
ｃが形成されている。これら活性領域２４ａ，２
４ｂの一部及び活性領域２４ｃの両端部には夫々
溝型キヤパシタ２５ａ〜２５ｄが設けられてお
り、かつ溝型キヤパシタ２５ａ，２５ｂは互いに
隣接して配置されている。溝型キヤパシタ２５ａ
は第３図に示す如く前記ｐ型シリコン層２２の表
面からシリコン基板２１中に亙つて設けられた例
えば深さ３μｍの溝部２６ａを備えている。この
溝部２６ａの内面のシリコン層２２及びシリコン
基板２１には、第２導電型の不純物拡散領域とし
てのｎ型拡散領域２７ａが形成されている。この
ｎ型拡散領域２７ａは深さが0.2μｍで、濃度が
例えば２×1018／cm3のものである。このｎ型拡散
領域２７ａの前記溝型キヤパシタ２５ｂと反対側
の側部表面（ｐ型シリコン層２２表面部分）には
延出部２８ａが形成されている。前記溝部２６ａ
内から少なくとも該溝部２６ａの開口部周辺に亙
つて第１層多結晶シリコンからなる電極２９がキ
ヤパシタ用絶縁膜として例えば厚さ200Åの酸化
シリコン膜３０ａを介して設けられている。こう
した溝型キヤパシタ２５ａにおいて、前記電極２
９は第１のキヤパシタ電極として、前記ｎ型拡散
領域２７ａは第２のキヤパシタ電極として機能す
る。なお、電極２９は各溝型キヤパシタ２５ａ〜
２５ｄの共通電極となつている。一方、前記溝型
キヤパシタ２５ｂは溝部２６ｂ、ｎ型拡散領域２
７ｂ、電極２９及び酸化シリコン膜３０ｂとから
構成されている。また、前記溝型キヤパシタ２５
ｃ，２５ｄは詳細に示していないが、前記溝型キ
ヤパシタ２５ａ，２５ｂと同様な構造になつてい
る。 ここで溝型キヤパシタの製造方法について第４
図ａ，ｂを参照して簡単に説明する。まず、p+
型シリコン基板２１上にｐ型シリコン層２２をエ
ピタキシヤル成長法により形成し、更に該シリコ
ン層２２に選択的にフイールド酸化膜２３を形成
すると共に、島状の活性領域２４ａ，２４ｂ（２
４ｃは図示せず）を形成した後、活性領域２４
ａ，２４ｂの表面に厚さ約1000Åの酸化膜３１を
形成する。つづいて、フオトレジストを塗布し、
写真蝕刻法により酸化膜３１の溝部形成予定部上
にレジストパターン（図示せず）を形成をした
後、該レジストパターンをマスクとして反応性イ
オンエツチングにより、酸化膜３１をエツチング
し、さらにｐ型シリコン層２２表面からp+型シ
リコン基板２１中に亙つて選択的にエツチングし
て例えば深さ３μｍの溝部２６ａ，２６ｂを形成
する（第４図ａ図示）。この後、レジストパター
ンを剥離した。 次いで、写真蝕刻法により転送トランジスタの
ソース領域の一部に対応する前記酸化膜３１を選
択的に除去した後、全面にリンドープ酸化シリコ
ン膜（又は砒素ドープ酸化シリコン膜、リンや砒
素をドープした多結晶シリコン膜）３２をCVD
法により堆積した後、該リンドープ酸化シリコン
膜３２を拡散源にしてリンをｐ型シリコン層２１
からｐ型シリコン基板２１に亙つてに熱拡散して
夫々ｎ型拡散領域２７ａ，２７ｂ及び延出部２８
ａ，２８ｂを形成する（第４図ｂ図示）。 この後、図示しないが、リンドープ酸化シリコ
ン膜を除去し、酸化膜も除去し、更に、再度熱酸
化処理を施して溝部内面を含む露出したシリコン
層表面に酸化シリコン膜を形成し、ひきつづき全
面に第１層多結晶シリコン膜を堆積し、これをパ
ターニングして溝部内から少なくともその開口部
周辺に亙つて電極を形成し、この電極をマスクと
して前記酸化シリコン膜を選択的にエツチングし
キヤパシタ用の酸化シリコン膜を形成する。 また、前記各溝型キヤパシタ２５ａ〜２５ｄに
隣接した各活性領域２４ａ〜２４ｃには転送トラ
ンジスタ３３ａ〜３３ｄが形成されている。転送
トランジスタ３３ａは、前記溝型キヤパシタ２５
ａに隣接する活性領域２４ａの表面に互いに電気
的に分離して設けられたn+型のソース、ドレイ
ン領域３４ａ，３５ａと、これらソース、ドレイ
ン領域３４ａ，３５ａ間を少なくとも含む活性領
域２４ａ部分上にゲート酸化膜３６ａを介して設
けられたゲート電極３７ａとから構成されてい
る。前記n+型ソース領域３４ａは前記溝型キヤ
パシタ２５ａを構成するｎ型拡散領域２７ａの延
出部２８ａと接続されている。一方、前記転送ト
ランジスタ３３ｂは、n+型のソース、ドレイン
領域３４ｂ，３５ｂ、ゲート酸化膜３６ｂ及びゲ
ート電極３７ｂとから構成されており、かつソー
ス領域３４ｂは前記溝型キヤパシタ２５ｂを構成
するｎ型拡散領域２７ｂの延出部２８ｂに接続さ
れている。また、前記転送トランジスタ３３ｃ，
３３ｄは、前記各転送トランジスタ３３ａ，３３
ｂと同様、ソース、ドレイン領域、ゲート酸化膜
（いずれも図示せず）及びゲート電極３７ｃ，３
７ｄから構成されている。なお、前記転送トラン
ジスタ３３ａ，３３ｂのゲート電極３７ａ，３７
ｂは前記溝型キヤパシタ２５ｃ，２５ｄの電極２
９上に酸化膜（図示せず）を介して横切り、かつ
前記転送トランジスタ３３ｃ，３３ｄのゲート電
極３７ｃ，３７ｄは前記溝型キヤパシタ２５ａ，
２５ｂの電極２９上を酸化膜３８ａ，３８ｂを介
して横切つている。更に、前記各溝型キヤパシタ
２５ａ〜２５ｄ及び前記各転送トランジスタ３３
ａ〜３３ｄを含むシリコン層２２上には層間絶縁
膜３９が被覆されており、かつ該層間絶縁膜３９
上には例えばAlからなるビツト線４０，４０′が
前記各ゲート電極３７ａ〜３７ｄと直交する方向
に設けられている。一方のビツト線４０は、前記
転送トランジスタ３３ａ，３３ｂのドレイン領域
３５ａ，３５ｂにコンタクトホール４１ａ，４１
ｂを介して夫々接続されている。他方のビツト線
４０′は、前記転送トランジスタ３３ｃ，３３ｄ
の共通のドレイン領域（図示せず）にコンタクト
ホール４１ｃを介して接続されている。これらビ
ツト線４０，４０′を含む層間絶縁膜３９上には
保護絶縁膜４２が被覆されている。 しかして、本発明の半導体記憶装置によれば、
溝型キヤパシタ（例えば２５ａ，２５ｂ）の夫々
の記憶ノードを構成するｎ型拡散領域２７ａ，２
７ｂの深い部分には約５×1017／cm3の不純物濃度
をもつ高濃度のp+型シリコン基板２１が存在す
るため、溝型キヤパシタ２５ａ，２５ｂの深い部
分での空乏層の伸びを前記ｐ型シリコン基板２１
の存在により著しく抑制できる。事実、記憶ノー
ドの電位がｐ型シリコン基板２１及びｐ型シリコ
ン層２２に対して5Vの電位差の時、ｎ型拡散領
域２７ａ，２７ｂの該当する一方から伸びる空乏
層幅は約0.13μｍであつた。また、ｐ型シリコン
層２２中のｎ型拡散領域２７ａ，２７ｂからの空
乏層の伸びは、フイルード酸化膜２３したにアク
セプタ不純物イオンを注入拡散することにより
5Vの電位差でも約0.2μｍとすることができた。
その結果、溝型キヤパシタ２５ａ，２５ｂ間の距
離(A)を0.6μｍまで近付けても両者間のパンチス
ルー現象を防止できる。なお、第１図図示の溝型
キヤパシタ５の構造では、溝型キヤパシタ間の距
離を約２μｍで既にパンチスルー現象が生じた。
これは距離にして３倍以上の改善である。しか
も、本発明ではビツト線の接合容量は全く増加し
ない。従つて、溝型キヤパシタ間のパンチスルー
現象を防止することにより、高密度のメモリセル
を実現できる。 また、溝型キヤパシタ（例えば２５ａ）が形成
される深い部分のp+型シリコン基板２１は高濃
度であるため、その箇所でのキヤリアのライフタ
イムは短くなり、α線の入射により生じたキヤリ
アが溝型キヤパシタ２５ａのｎ型拡散領域２７ａ
にフアネリング現象によつて集まるのを阻止で
き、耐ソフトエラー性に優れた半導体記憶装置を
実現できる。 更に、本発明ではp+型シリコン基板２１及び
ｐ型シリコン層２２とｎ型拡散領域２７ａとの間
のpn接合容量が酸化シリコン膜３０ａを介在し
たｎ型拡散領域２７ａと電極２９との間の静電容
量に重畳されるため、単位面積当りのキヤパシタ
値が高い溝型キヤパシタ２５ａを実現でき、ひい
てはメモリセルを高密度化できる。事実、前記
pn接合容量は前記静電容量値の約３割に達する
ことがわかつた。 なお、上記実施例ではキヤパシタ用絶縁膜とし
て、酸化シリコン膜を用いたが、これに限定され
ない。例えば、酸化シリコン膜で窒化シリコン膜
をサンドイツチ状に挟んだ複合膜、窒化シリコン
膜、あるいは酸化シリコンと酸化タンタルの二層
膜等を用いてもよい。 上記実施例では、半導体基板としてp+型シリ
コン基板を、半導体層としてｐ型シリコン層を用
いたが、n+型シリコン基板、ｎ型シリコン層を
用いてもよい。この場合、第２導電型の不純物拡
散領域はｐ型に、転送トランジスタはｐチヤンネ
ルMOSトランジスタよりなる。 上記実施例では、ダイナミツクMOSメモリを
例にして説明したが、スタテイツクMOSメモリ
にも同様に適用できる。この場合、例えばフリツ
プフロツプ型のセルの双安定ノードに前述した溝
型キヤパシタを設ければよい。 〔発明の効果〕 以上詳述した如く、本発明によれば単位面積当
りのキヤパシタ値が大きい溝型キヤパシタを備
え、かつ該溝型キヤパシタ間の距離を、パンチス
ルー現象を生じることなく著しく短縮してメモリ
セルの高密度化を可能とし、更に耐ソフトエラー
性を向上でき、ひいては高密度、高信頼性の半導
体記憶装置を提供できる。
第１図は、従来のダイナミツクMOSメモリを
示す断面図、第２図は、本発明の一実施例を示す
ダイナミツクMOSメモリの平面図、第３図は、
第２図の−線に沿う断面図、第４図ａ，ｂは
本実施例の溝型キヤパシタを形成するための工程
を示す断面図である。 ２１……p+型シリコン基板、２２……ｐ型シ
リコン層、２３……フイールド酸化膜、２４ａ〜
２４ｃ……活性領域（メモリセル）、２５ａ〜２
５ｄ……溝型キヤパシタ、２６ａ，２６ｂ……溝
部、２７ａ，２７ｂ……ｎ型拡散領域（第２導電
型の不純物拡散領域）、２８ａ，２８ｂ……延出
部、２９……第１導電型多結晶シリコンからなる
電極、３０ａ，３０ｂ……酸化シリコン膜（キヤ
パシタ用絶縁膜）、３２……リンドープ酸化シリ
コン膜、３３ａ〜３３ｄ……転送トランジスタ、
３４ａ，３４ｂ……n+型ソース領域、３５ａ，
３５ｂ……n+型ドレイン領域、３７ａ〜３７ｄ
……第２層多結晶シリコンからなるゲート電極、
４０，４０′……ビツト線。
示す断面図、第２図は、本発明の一実施例を示す
ダイナミツクMOSメモリの平面図、第３図は、
第２図の−線に沿う断面図、第４図ａ，ｂは
本実施例の溝型キヤパシタを形成するための工程
を示す断面図である。 ２１……p+型シリコン基板、２２……ｐ型シ
リコン層、２３……フイールド酸化膜、２４ａ〜
２４ｃ……活性領域（メモリセル）、２５ａ〜２
５ｄ……溝型キヤパシタ、２６ａ，２６ｂ……溝
部、２７ａ，２７ｂ……ｎ型拡散領域（第２導電
型の不純物拡散領域）、２８ａ，２８ｂ……延出
部、２９……第１導電型多結晶シリコンからなる
電極、３０ａ，３０ｂ……酸化シリコン膜（キヤ
パシタ用絶縁膜）、３２……リンドープ酸化シリ
コン膜、３３ａ〜３３ｄ……転送トランジスタ、
３４ａ，３４ｂ……n+型ソース領域、３５ａ，
３５ｂ……n+型ドレイン領域、３７ａ〜３７ｄ
……第２層多結晶シリコンからなるゲート電極、
４０，４０′……ビツト線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層が表面に形成され該半
導体層より高濃度の第１導電型の半導体基板と、
この半導体層の表面から前記半導体基板中に達し
て設けられた溝部と、この溝部内面の半導体層及
び半導体基板に亙つて設けられた第２導電型の不
純物拡散領域と、前記溝部内から少なくとも開口
部周辺に亙つてキヤパシタ用絶縁膜を介して設け
られた電極とからなり、前記電極を第１のキヤパ
シタ電極とし、前記不純物拡散領域を第２のキヤ
パシタ電極とした構造の溝型キヤパシタを具備し
たことを特徴とする半導体記憶装置。 ２ 溝型キヤパシタの第２導電型の不純物拡散領
域が第１導電型の半導体基板より高濃度であるこ
とを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。 ３ 第１導電型の半導体層の表面に互いに電気的
に分離して設けられた第２導電型のソース、ドレ
イン領域と、これらソース、ドレイン領域間を少
なくとも含む半導体層部分上にゲート絶縁膜を介
して設けられたゲート電極とからなる転送トラン
ジスタを備え、かつ前記ソース、ドレイン領域の
一方が溝型キヤパシタの第２導電型の不純物拡散
領域に接続し、他方がビツト線と接続しているこ
とを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236850A JPS60128657A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
| KR1019840007691A KR890004764B1 (ko) | 1983-12-15 | 1984-12-06 | 반도체 기억장치 |
| DE8484115474T DE3477532D1 (en) | 1983-12-15 | 1984-12-14 | Semiconductor memory device having trenched capacitor |
| EP84115474A EP0169938B1 (en) | 1983-12-15 | 1984-12-14 | Semiconductor memory device having trenched capacitor |
| US07/857,727 US5428236A (en) | 1983-12-15 | 1992-03-26 | Semiconductor memory device having trenched capicitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236850A JPS60128657A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60128657A JPS60128657A (ja) | 1985-07-09 |
| JPS6240868B2 true JPS6240868B2 (ja) | 1987-08-31 |
Family
ID=17006718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58236850A Granted JPS60128657A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60128657A (ja) |
| KR (1) | KR890004764B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616549B2 (ja) * | 1984-04-17 | 1994-03-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0650765B2 (ja) * | 1985-08-28 | 1994-06-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS62189730A (ja) * | 1986-02-17 | 1987-08-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4905065A (en) * | 1987-05-12 | 1990-02-27 | Advanced Micro Devices, Inc. | High density dram trench capacitor isolation employing double epitaxial layers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-12-15 JP JP58236850A patent/JPS60128657A/ja active Granted
-
1984
- 1984-12-06 KR KR1019840007691A patent/KR890004764B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60128657A (ja) | 1985-07-09 |
| KR890004764B1 (ko) | 1989-11-25 |
| KR850004878A (ko) | 1985-07-27 |
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