JPS6242243A - タイムアウトエラー処理回路 - Google Patents
タイムアウトエラー処理回路Info
- Publication number
- JPS6242243A JPS6242243A JP60182226A JP18222685A JPS6242243A JP S6242243 A JPS6242243 A JP S6242243A JP 60182226 A JP60182226 A JP 60182226A JP 18222685 A JP18222685 A JP 18222685A JP S6242243 A JPS6242243 A JP S6242243A
- Authority
- JP
- Japan
- Prior art keywords
- port
- circuit
- timeout
- timing
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
複数の動作用ポートを有し、多重化して処理を行なうデ
ータ処理装置において、従来、タイムアウトの検出は共
通のクロックを用いて行なっていたから、同一タイミン
グに複数のボー１−のタイムアウトが発生した際の識別
のため、各ポート毎にタイムアウトの検出等に係る回路
を設ける必要があり、ポートの実装数を増加させようと
するとき、これらの回路等のハードウェア量が大となる
という問題点があった０本発明はこのような問題点に対
処するため、少ないハードウェア量で複数のポートの中
のいずれがタイムアウトエラーを生じたかを容易に識別
することの可能なタイムアウトエラー処理方式を開示し
ている。
ータ処理装置において、従来、タイムアウトの検出は共
通のクロックを用いて行なっていたから、同一タイミン
グに複数のボー１−のタイムアウトが発生した際の識別
のため、各ポート毎にタイムアウトの検出等に係る回路
を設ける必要があり、ポートの実装数を増加させようと
するとき、これらの回路等のハードウェア量が大となる
という問題点があった０本発明はこのような問題点に対
処するため、少ないハードウェア量で複数のポートの中
のいずれがタイムアウトエラーを生じたかを容易に識別
することの可能なタイムアウトエラー処理方式を開示し
ている。
［産業上の利用分野］
本発明は複数の動作用ポートを有し多重の要求を受は付
けて処理を行なうデータ処理装置伸おいての、タイムア
ウトエラー検出に係る制御は間するものである。
けて処理を行なうデータ処理装置伸おいての、タイムア
ウトエラー検出に係る制御は間するものである。
［従来の技術］
第５図は従来のタイムアウトエラー検出回路を説明する
ための図であって、１は入出力チャネル、２はポート、
３はエンドコード保持回路、４はバス、５はタイミング
パルス発生回路、６はタイムアウト検出回路、７はポー
ト選択回路、８は動作指示コード解読回路、９は主記憶
起動制御回路、１０は主記憶装置、１１は主記憶終了制
御回路、１２は転送制御回路を表している。
ための図であって、１は入出力チャネル、２はポート、
３はエンドコード保持回路、４はバス、５はタイミング
パルス発生回路、６はタイムアウト検出回路、７はポー
ト選択回路、８は動作指示コード解読回路、９は主記憶
起動制御回路、１０は主記憶装置、１１は主記憶終了制
御回路、１２は転送制御回路を表している。
また、参照符ｅはそれぞれの回路においてエラーが発生
した場合これを転送制御回路１２に報告するための信号
線を示している。
した場合これを転送制御回路１２に報告するための信号
線を示している。
［発明が解決しようとする問題点］
前述した第５図に示す構成において、各回路（ポート選
択回路７〜主記憶終了制御回路１１）←おいてエラーが
発生した場合には参照符ｅで示される信号線によって該
エラーが転送制御回路は、これによって、該当するポー
トのエンドコード中に該当するエラーコードを設定する
。
択回路７〜主記憶終了制御回路１１）←おいてエラーが
発生した場合には参照符ｅで示される信号線によって該
エラーが転送制御回路は、これによって、該当するポー
トのエンドコード中に該当するエラーコードを設定する
。
このときは、前記各回路の動作がそのとき選択されてい
たポートに固有のものであることから、エラーを生じた
のが、どのポートであるのかを識別するのは容易であり
関連する回路等は総て一組で足りる。
たポートに固有のものであることから、エラーを生じた
のが、どのポートであるのかを識別するのは容易であり
関連する回路等は総て一組で足りる。
しかし、タイミングエラーについて見ると、タイミング
パルス発生回路５によって、一定の時間的間隔で発生し
たタイミングパルスを用いて、共通的に時間監視を行な
っているため、一定時間内（相隣り合うパルス間の時間
帯）に発生した各ポートごとの事象に関するタイムエラ
ーは、その後のあるパルス（タイムアウトとすべき時間
を経過した後の）を契機として同時に発生するので、そ
れが、いずれのポートで発生したかの識別を可能とする
ため各ポートごとに対応してタイムアウトエラー検出回
路を設ける必！があった。
パルス発生回路５によって、一定の時間的間隔で発生し
たタイミングパルスを用いて、共通的に時間監視を行な
っているため、一定時間内（相隣り合うパルス間の時間
帯）に発生した各ポートごとの事象に関するタイムエラ
ーは、その後のあるパルス（タイムアウトとすべき時間
を経過した後の）を契機として同時に発生するので、そ
れが、いずれのポートで発生したかの識別を可能とする
ため各ポートごとに対応してタイムアウトエラー検出回
路を設ける必！があった。
そして、これは最近高集積化が進んで多重化されるポー
ト数が増加するに及んで、ハードウェア量が大幅に増加
してしまうという問題点を生じていた。
ト数が増加するに及んで、ハードウェア量が大幅に増加
してしまうという問題点を生じていた。
本発明はこのような従来の問題点に鑑み、複数のポート
による信号線や回路の共有化を図ることにより、ポート
数が大であっても、従来に比してハードウェア量が少な
くて済むタイムアウトエラー処理方式を提供することを
目的としている。
による信号線や回路の共有化を図ることにより、ポート
数が大であっても、従来に比してハードウェア量が少な
くて済むタイムアウトエラー処理方式を提供することを
目的としている。
［問題点を解決するための手段］
そして、この目的は本発明によれば特許請求の範囲に記
載のとおり、複数の動作用ポートを有し多重化して処理
を行なうデータ処理装置において、タイムアウト検出用
クロックのパルスごとに該パルスを元に一定時間づつず
れた少なくともポートの数以上の複数のパルスを生成す
る手段と、該複数のパルスのそれぞれを各ポー１トと対
応せしめる手段とを設け、タイムアウトが発生したとき
、いずれのパルスによってタイムアウトが検出されたか
によってタイムアウトエラーを生じたポートを識別して
該当するポートにタイムアウトエラーを報告することを
特徴とするタイムアウトエラー処理方式により達成され
る。
載のとおり、複数の動作用ポートを有し多重化して処理
を行なうデータ処理装置において、タイムアウト検出用
クロックのパルスごとに該パルスを元に一定時間づつず
れた少なくともポートの数以上の複数のパルスを生成す
る手段と、該複数のパルスのそれぞれを各ポー１トと対
応せしめる手段とを設け、タイムアウトが発生したとき
、いずれのパルスによってタイムアウトが検出されたか
によってタイムアウトエラーを生じたポートを識別して
該当するポートにタイムアウトエラーを報告することを
特徴とするタイムアウトエラー処理方式により達成され
る。
［実 施 例コ
第１図は本発明の１実施例の構成を示す図であって、１
〜１２は前述の第５図と同様であり、１３はタイムアウ
ト検出回路を表している。また、１′〜４゛はそれぞれ
１〜４と同様である。
〜１２は前述の第５図と同様であり、１３はタイムアウ
ト検出回路を表している。また、１′〜４゛はそれぞれ
１〜４と同様である。
第１図において、各入出力チャネルからの処理要求はそ
れぞれの入出力チャネルに対して４個づつあるポート内
のひとつに動作指示（ファンクション）コードとデータ
をセットしてバリッド信号を上げることによって起動さ
れる。そして、ポート選択回路７、動作指示コード解読
回路８、主記憶起動制御回路９を経由して主記憶装置に
処理が依頼される。
れぞれの入出力チャネルに対して４個づつあるポート内
のひとつに動作指示（ファンクション）コードとデータ
をセットしてバリッド信号を上げることによって起動さ
れる。そして、ポート選択回路７、動作指示コード解読
回路８、主記憶起動制御回路９を経由して主記憶装置に
処理が依頼される。
このとき、バリッド信号が受は付けられてから、処理が
終了して転送制御回路１２からエンドコードが返される
までの間がポートＢＵＳＹとなる。
終了して転送制御回路１２からエンドコードが返される
までの間がポートＢＵＳＹとなる。
タイミングパルス発生回路５は２１１Ｂごとにタイミン
グパルスを発生しており、タイムアウト検出回路１３が
これを用いて監視を行ない、２ｍｓ以上に亙る間ポート
がＢＵＳＹ状態であると何らかの異常が発生したものと
してターイムアウトエラーとする。
グパルスを発生しており、タイムアウト検出回路１３が
これを用いて監視を行ない、２ｍｓ以上に亙る間ポート
がＢＵＳＹ状態であると何らかの異常が発生したものと
してターイムアウトエラーとする。
第２図は上記説明中におけるタイムアウト検出回路の構
成の例を示す図であって、５は第１図と同様であり１４
はチェックパルス作成＠路、１５〜１８はフリップフロ
ップ、１９はアンド回路、２０はオア回路、２１はレリ
ーズ制御部を表している。
成の例を示す図であって、５は第１図と同様であり１４
はチェックパルス作成＠路、１５〜１８はフリップフロ
ップ、１９はアンド回路、２０はオア回路、２１はレリ
ーズ制御部を表している。
第２図において、タイミングパルス発生回路５からは前
述のように２ｍｓごとにタイミングパルスが送出される
。チェックパルス作成回路１μは該パルスから各ポート
に対応して１２０ｊンクづつずれたパルスを生成して、
■、■〜＠にチェックタイミングとして出力する。ポー
トがＢＵＳＹ状態のとき、このチェックタイミングが“
ＯＮ”になると、ＴＩＭＥ ＳＴＡＭＰ信号がセット
される。 該ＴＩＭＥ ＳＴＡＭＰ信号は通常はポー
トＢＵＳＹ状態が解除されたとき、レリーズ制御部２１
によってリセットされるが、何らかの理由（例えば記憶
装置の障害）でＢＵＳＹ状態が長引いた結果、ＴＩＭＥ
ＳＴＡＭＰ信号が未だ“ＯＮ”であるにもかかわら
ず再びチェックタイミングが“ＯＮ”になった場合（ポ
ートが２ｍｓ以上ＢＵＳＹ状態である）にはタイムアウ
トエラーとして処理される。
述のように２ｍｓごとにタイミングパルスが送出される
。チェックパルス作成回路１μは該パルスから各ポート
に対応して１２０ｊンクづつずれたパルスを生成して、
■、■〜＠にチェックタイミングとして出力する。ポー
トがＢＵＳＹ状態のとき、このチェックタイミングが“
ＯＮ”になると、ＴＩＭＥ ＳＴＡＭＰ信号がセット
される。 該ＴＩＭＥ ＳＴＡＭＰ信号は通常はポー
トＢＵＳＹ状態が解除されたとき、レリーズ制御部２１
によってリセットされるが、何らかの理由（例えば記憶
装置の障害）でＢＵＳＹ状態が長引いた結果、ＴＩＭＥ
ＳＴＡＭＰ信号が未だ“ＯＮ”であるにもかかわら
ず再びチェックタイミングが“ＯＮ”になった場合（ポ
ートが２ｍｓ以上ＢＵＳＹ状態である）にはタイムアウ
トエラーとして処理される。
第３図はタイムアウト検出動作のタイムチャートであっ
て、２２はタイミングパルス、２３゜〜２３６および２
４゜〜２４４はチェックパルス、２５は記憶装置の障害
を表している。
て、２２はタイミングパルス、２３゜〜２３６および２
４゜〜２４４はチェックパルス、２５は記憶装置の障害
を表している。
第３図に示されるように各クロック毎にチェックされる
ポートは特定の１つに限定されるたや、タイミングエラ
ーが発生したとき、エラー信号とポート番号によってタ
イムアウトが発生したことを転送制御回路に知らせるこ
とができる。
ポートは特定の１つに限定されるたや、タイミングエラ
ーが発生したとき、エラー信号とポート番号によってタ
イムアウトが発生したことを転送制御回路に知らせるこ
とができる。
第４図は転送制御回路内のエンドコード作成回路の構成
の例を示す図であって、２６はフリップ７０ツブ、２７
はデータ保持回路、２８はエンドコード作成回路、２９
は各ポートのエンドコード保持回路を表している。
の例を示す図であって、２６はフリップ７０ツブ、２７
はデータ保持回路、２８はエンドコード作成回路、２９
は各ポートのエンドコード保持回路を表している。
第４図に示すように本発明の場合にはタイムアウト検出
回路１３からはタイムアウトエラー信号とポート番号を
情報として得て、これにより、すべてのポートに共通の
エンドコード作成回路でエンドコードを生成しており、
これを、ポート番号により各ポートに分配している。
回路１３からはタイムアウトエラー信号とポート番号を
情報として得て、これにより、すべてのポートに共通の
エンドコード作成回路でエンドコードを生成しており、
これを、ポート番号により各ポートに分配している。
同図には、比較のためポート選択回路のエンドコード作
成回路も同時に示しているが、他のブロックの場合も殆
ど同様である。
成回路も同時に示しているが、他のブロックの場合も殆
ど同様である。
［発明の効果］
以上説明したように本発明の方式によれば複数のポート
のタイムアウトの検出に係る回路や配線を従来のように
各ポートに対応して設ける必要がなく、共通に設けた一
組の回路によって行なうことができるので、転送装置な
どの多数のポートを擁する装置のタイムアウト検出部を
、簡潔な構成でハードウェア量の少ない小形で経済的な
ものと成し得るから効果は大きい。
のタイムアウトの検出に係る回路や配線を従来のように
各ポートに対応して設ける必要がなく、共通に設けた一
組の回路によって行なうことができるので、転送装置な
どの多数のポートを擁する装置のタイムアウト検出部を
、簡潔な構成でハードウェア量の少ない小形で経済的な
ものと成し得るから効果は大きい。
第１図は本発明の１実施例の構成を示す図、第２図はタ
イムアウト検出回路の構成の例を示す図、第３図はタイ
ムアウト検出動作のタイムチャート、第４図はエンドコ
ード作成回路の構成の例を示す図、第５図は従来のタイ
ムアウトエラー検出回路を説明するための図である。 １．１′・・・入出力チャネル、２．２′・・・ポート
、３．３°、２９・・・エンドコード保持回路、４．４
′・・・バス、５・・・タイミングパルス発生回路、６
．１３・・・タイムアウト検出回路、７・・・ポート選
択回路、８・・・動作指示コード解読回路、９−１・・
主記憶起動ＷＩ＃回路、１０・・・主記憶装置、１１・
・・記憶終了制御回路、１２・・・転送制御回路、１４
・・・チェックパルス作成回路、１５〜１８．２６・・
・フリップフロップ、１９・・・アンド回路、２０・・
・オア回路、２１・・・レリーズ制御部、２２・・・タ
イミングパルス、２３０〜２３ ｇ、２４゜〜２４４・
・・チェックパルス、２５・・・記憶装置の障害、２７
・・・データ保持回路、２８・・・エンドコード作成回
路 ／く 代理人 弁理士 井 桁 、−゛： タイムアウト検ヨ回路ゐ溝底゛の栖１を示す図第 ２
図
イムアウト検出回路の構成の例を示す図、第３図はタイ
ムアウト検出動作のタイムチャート、第４図はエンドコ
ード作成回路の構成の例を示す図、第５図は従来のタイ
ムアウトエラー検出回路を説明するための図である。 １．１′・・・入出力チャネル、２．２′・・・ポート
、３．３°、２９・・・エンドコード保持回路、４．４
′・・・バス、５・・・タイミングパルス発生回路、６
．１３・・・タイムアウト検出回路、７・・・ポート選
択回路、８・・・動作指示コード解読回路、９−１・・
主記憶起動ＷＩ＃回路、１０・・・主記憶装置、１１・
・・記憶終了制御回路、１２・・・転送制御回路、１４
・・・チェックパルス作成回路、１５〜１８．２６・・
・フリップフロップ、１９・・・アンド回路、２０・・
・オア回路、２１・・・レリーズ制御部、２２・・・タ
イミングパルス、２３０〜２３ ｇ、２４゜〜２４４・
・・チェックパルス、２５・・・記憶装置の障害、２７
・・・データ保持回路、２８・・・エンドコード作成回
路 ／く 代理人 弁理士 井 桁 、−゛： タイムアウト検ヨ回路ゐ溝底゛の栖１を示す図第 ２
図
Claims (1)
- 複数の動作用ポートを有し多重化して処理を行なうデー
タ処理装置において、タイムアウト検出用クロックのパ
ルスごとに該パルスを元に一定時間づつずれた少なくと
もポートの数以上の複数のパルスを生成する手段と、該
複数のパルスのそれぞれを各ポートと対応せしめる手段
とを設け、タイムアウトが発生したとき、いずれのパル
スによってタイムアウトが検出されたかによってタイム
アウトエラーを生じたポートを識別して該当するポート
にタイムアウトエラーを報告することを特徴とするタイ
ムアウトエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182226A JPS6242243A (ja) | 1985-08-20 | 1985-08-20 | タイムアウトエラー処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182226A JPS6242243A (ja) | 1985-08-20 | 1985-08-20 | タイムアウトエラー処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242243A true JPS6242243A (ja) | 1987-02-24 |
| JPH0436419B2 JPH0436419B2 (ja) | 1992-06-16 |
Family
ID=16114546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182226A Granted JPS6242243A (ja) | 1985-08-20 | 1985-08-20 | タイムアウトエラー処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242243A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162939A (en) * | 1978-06-15 | 1979-12-25 | Hitachi Ltd | Fault detection circuit |
-
1985
- 1985-08-20 JP JP60182226A patent/JPS6242243A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162939A (en) * | 1978-06-15 | 1979-12-25 | Hitachi Ltd | Fault detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436419B2 (ja) | 1992-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4497059A (en) | Multi-channel redundant processing systems | |
| US4363094A (en) | Communications processor | |
| US4458314A (en) | Circuitry for allocating access to a demand shared bus | |
| KR880001401B1 (ko) | 데이타 처리 시스템의 공통 버스 이용검출 논리회로 | |
| US4463445A (en) | Circuitry for allocating access to a demand-shared bus | |
| EP0010191B1 (en) | Data processing apparatus including an i/o monitor circuit | |
| DE112007001566T5 (de) | Steuervorrichtung | |
| JPS6252344B2 (ja) | ||
| US5155839A (en) | Apparatus using in undifferentiated strobe output to interface either of two incompatible memory access signal types to a memory | |
| JPS6093566A (ja) | 通常作動時に並列作動するメモリブロツク対の作動方法 | |
| JPS61272841A (ja) | アドレス検出回路 | |
| JPS6242243A (ja) | タイムアウトエラー処理回路 | |
| US4630197A (en) | Anti-mutilation circuit for protecting dynamic memory | |
| CN120832270B (zh) | 一种器件监控方法及电子设备 | |
| US5398233A (en) | Method of resetting coupled modules and system using the method | |
| EP0286235A2 (en) | Automatic determination of the number of processor modules for multiprocessor systems | |
| EP0288191B1 (en) | Method and apparatus for data transfer handshake pipelining | |
| JPS6128146B2 (ja) | ||
| JP4152387B2 (ja) | バスシステム | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JPH06266629A (ja) | バス変換装置 | |
| JPH064455A (ja) | Ｄｍａ転送方式 | |
| JPH06334668A (ja) | 多重伝送方式 | |
| GB1600756A (en) | Communications processor | |
| JPH0351936A (ja) | 入出力制御システム |