JPS624340A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS624340A JPS624340A JP60145022A JP14502285A JPS624340A JP S624340 A JPS624340 A JP S624340A JP 60145022 A JP60145022 A JP 60145022A JP 14502285 A JP14502285 A JP 14502285A JP S624340 A JPS624340 A JP S624340A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- diffusion layer
- island
- layer
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 88
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 238000000407 epitaxy Methods 0.000 abstract 2
- 238000000926 separation method Methods 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＮ分離された島領域内に半導体素子を設け
た半導体集積回路の製造方法に係り、特に高耐圧半導体
集積回路に適した製造方法に関する〇 〔従来の技術〕 従来、高耐圧分野は半導体集積回路になじまない領域と
して、製品化が遅れていた。しかし、最近集積回路の応
用分野が拡大し、高耐圧分野の半導体回路の集積化の要
望かたかまってきた。
た半導体集積回路の製造方法に係り、特に高耐圧半導体
集積回路に適した製造方法に関する〇 〔従来の技術〕 従来、高耐圧分野は半導体集積回路になじまない領域と
して、製品化が遅れていた。しかし、最近集積回路の応
用分野が拡大し、高耐圧分野の半導体回路の集積化の要
望かたかまってきた。
ところで、半導体集積回路技術を高耐圧分野で利用しよ
うとすると、先ず紫子間分離が間趙になる。とくにパワ
ー用途に適するバイポーラＩＣ系においてそうである。
うとすると、先ず紫子間分離が間趙になる。とくにパワ
ー用途に適するバイポーラＩＣ系においてそうである。
高耐圧集積回路の製作に用いる素子間分離法としては、
誘電体分離法が代表的なものとなっている。ｕｌｔ体分
離法として各種の方法が提案され【いるが、これまでの
ところ主要方法はいずれも（１１４００〜５００μｍの
厚い多結晶半導体を形成する能率の悪い高価な工程１１
）３００〜４００μｍ を研磨除去し、かつ、デバイス
設計上要求される１〜２μｍ程度の高精度で仕上げる微
妙な加工工程、（叫つェーハ反り、加工精度の制約でウ
ェーハの大口径化に適さないこと、および（１ｖ）単結
晶と多結晶がバイメタル的なパイマテリアル構造になっ
ているので、熱応力、ウェーハ反り、結晶欠陥等の生産
上の問題が頻発することなどの普及をさまたげる要因を
含んでいる。
誘電体分離法が代表的なものとなっている。ｕｌｔ体分
離法として各種の方法が提案され【いるが、これまでの
ところ主要方法はいずれも（１１４００〜５００μｍの
厚い多結晶半導体を形成する能率の悪い高価な工程１１
）３００〜４００μｍ を研磨除去し、かつ、デバイス
設計上要求される１〜２μｍ程度の高精度で仕上げる微
妙な加工工程、（叫つェーハ反り、加工精度の制約でウ
ェーハの大口径化に適さないこと、および（１ｖ）単結
晶と多結晶がバイメタル的なパイマテリアル構造になっ
ているので、熱応力、ウェーハ反り、結晶欠陥等の生産
上の問題が頻発することなどの普及をさまたげる要因を
含んでいる。
通常のＰＮ分離法は、８０ｖ程度以下の耐圧の集積回路
では上記誘電体分離法の欠点がなく極めて生産能率が高
いが、８ｏｖ以上の高耐圧では使用できないのが現状で
ある。
では上記誘電体分離法の欠点がなく極めて生産能率が高
いが、８ｏｖ以上の高耐圧では使用できないのが現状で
ある。
ＰＮ分離法で高耐圧化を得ようとすると、厚いエピタキ
シアル層形成の際にウェーハ反すカ生ずること、表面か
らの距離が大きい深い島をつくるには円筒型にすること
が難しいため横断面が広くなること等の問題を解決する
ことを要する。さらに集積化の場合には、高耐圧半導体
素子と、それを制御する低耐圧半導体素子の組合わせが
通常であるが、同一基板では低耐圧半導体素子は縦断面
が構造上過剰設計になる難点がある。
シアル層形成の際にウェーハ反すカ生ずること、表面か
らの距離が大きい深い島をつくるには円筒型にすること
が難しいため横断面が広くなること等の問題を解決する
ことを要する。さらに集積化の場合には、高耐圧半導体
素子と、それを制御する低耐圧半導体素子の組合わせが
通常であるが、同一基板では低耐圧半導体素子は縦断面
が構造上過剰設計になる難点がある。
したがって本発明の１つの目的は、エピタキシアル層の
厚膜化を、半導体ウェーハ反り、分離島の断面積の余分
な広がりがなく実現する製造方法を提供することにある
。他の目的は高耐圧半導体素子と低耐圧半導体素子とを
同一のウェーハ上に同一製造工程で実現させ、しかも低
耐圧半導体素子の縦断面積を必要な面積内にとどめる製
造方法を提供するととＫある。
厚膜化を、半導体ウェーハ反り、分離島の断面積の余分
な広がりがなく実現する製造方法を提供することにある
。他の目的は高耐圧半導体素子と低耐圧半導体素子とを
同一のウェーハ上に同一製造工程で実現させ、しかも低
耐圧半導体素子の縦断面積を必要な面積内にとどめる製
造方法を提供するととＫある。
本発明の製造方法は、第１導電形半導体基板の主面に第
１導電形拡散層Ｉを島の周縁として予定された部位に形
成し、該主面上に第２導電形エピタキシアル層Ｉを形成
する第１工程と。
１導電形拡散層Ｉを島の周縁として予定された部位に形
成し、該主面上に第２導電形エピタキシアル層Ｉを形成
する第１工程と。
該エピタキシアル層Ｉの主面に、前記拡散層■の直上方
に第１導電形拡散層ＩＩを形成した後、さらに第２導電
形エピタキシアル層ＩＩを形成する第２工程と、前記第
２工程を複数回繰り返し、最終にエピタキシアル層Ｎか
ら第１導電形拡散層Ｎを拡散することで各工程の第１導
電形領域を連結してＰＮ分離島を形成し、該島内に半導
体素子を設けたものである。
に第１導電形拡散層ＩＩを形成した後、さらに第２導電
形エピタキシアル層ＩＩを形成する第２工程と、前記第
２工程を複数回繰り返し、最終にエピタキシアル層Ｎか
ら第１導電形拡散層Ｎを拡散することで各工程の第１導
電形領域を連結してＰＮ分離島を形成し、該島内に半導
体素子を設けたものである。
上記製造方法により、所要の厚みのＰＮ分離層を含む厚
いエピタキシアル層を得ることができる。
いエピタキシアル層を得ることができる。
さらに、実施例で詳細に説明するように、第１工程で形
成した第１導電形拡散層■の一部の面積をひろくとり、
この部分をあたかも半導体基板とみなして、この上に上
記製造方法を適用することによって、表面から底面まで
深い距離の主たる島ｇｔｈ距離の従たる島とを同時く形
成し、前者にパワー素子である高耐圧半導体素子を、後
者に制御素子である低耐圧半導体素子を組みこむと、と
ができる。
成した第１導電形拡散層■の一部の面積をひろくとり、
この部分をあたかも半導体基板とみなして、この上に上
記製造方法を適用することによって、表面から底面まで
深い距離の主たる島ｇｔｈ距離の従たる島とを同時く形
成し、前者にパワー素子である高耐圧半導体素子を、後
者に制御素子である低耐圧半導体素子を組みこむと、と
ができる。
本発明では、エピタキシアル層を高岡縁部の部分を含め
て半導体基板上に１数回にわけて成長させる。高岡縁部
は、あたかも積木状に、半導体基板上に連結されて形成
される。したがって、エピタキシアル層の厚さはいかく
厚くても高面積に影響しないから、その厚さを半導体素
子の耐圧設計からのみきめることができる。また、実施
例に説明するように、同じ工程で深い島と浅い島とを形
成し、パワー用の高耐圧半導体素子と制御用の低耐圧半
導体素子とを、６島に組込むことができる。
て半導体基板上に１数回にわけて成長させる。高岡縁部
は、あたかも積木状に、半導体基板上に連結されて形成
される。したがって、エピタキシアル層の厚さはいかく
厚くても高面積に影響しないから、その厚さを半導体素
子の耐圧設計からのみきめることができる。また、実施
例に説明するように、同じ工程で深い島と浅い島とを形
成し、パワー用の高耐圧半導体素子と制御用の低耐圧半
導体素子とを、６島に組込むことができる。
以下、本発明の実施例を図面を参照し−て説明する。第
１実施例であるＰＮ分離形高耐圧半導体素子の形成を説
明するため、第１図に工程順に断面図を示している。
１実施例であるＰＮ分離形高耐圧半導体素子の形成を説
明するため、第１図に工程順に断面図を示している。
第１図（ａ）に、第１導電形基板ＩＫ選択拡散法により
所定の部分、すなわち高岡縁として予定された部位に第
１導電形拡散層２ａ、２ｂおよび第２導電形拡散層３を
設けた状態を示す。なお、拡散層２ａ、２ｂは高岡縁を
全部連結して形成する場合には同一拡散層の断面になる
。高岡縁が一部開いていて、拡散層２ａ、２ｂが別々に
形成される場合としてもよい。０本発明は、後述の場合
を誉め両方のいずれの場合をも含むものとする。実施例
においては、第１導電形をＰ形とし、第２導電形をＮ形
としＰ形部分はハツチで示しＮ形部分は白抜きで図示す
ることにする。半導体基板１は口径４ＩＯ９厚さ５００
μｍ。
所定の部分、すなわち高岡縁として予定された部位に第
１導電形拡散層２ａ、２ｂおよび第２導電形拡散層３を
設けた状態を示す。なお、拡散層２ａ、２ｂは高岡縁を
全部連結して形成する場合には同一拡散層の断面になる
。高岡縁が一部開いていて、拡散層２ａ、２ｂが別々に
形成される場合としてもよい。０本発明は、後述の場合
を誉め両方のいずれの場合をも含むものとする。実施例
においては、第１導電形をＰ形とし、第２導電形をＮ形
としＰ形部分はハツチで示しＮ形部分は白抜きで図示す
ることにする。半導体基板１は口径４ＩＯ９厚さ５００
μｍ。
抵抗率１５Ω傷のＰ形シリコンウェーハを使用し、第１
導電形拡散層２ａ、２ｂはボロン拡散技術で、第２導電
形拡散層３はアンチモン拡散技術で形成した。該拡散層
３は埋込層となるものである。
導電形拡散層２ａ、２ｂはボロン拡散技術で、第２導電
形拡散層３はアンチモン拡散技術で形成した。該拡散層
３は埋込層となるものである。
第１図（ｂ）にエピタキシアル技術により、第２導電形
エピタキシアル層４を形成した状態を示す。エピタキシ
アル成長は高温下で行なわれるために熱拡散により拡散
層２＆、２ｂ、３は、半導体基板１の側とエピタキシア
ル層４のＩＩＩＫそれぞれ図のように膨張する。以上第
１図（ａ） （ｂ）が第１工程である。実施例において
は、エピタキシアル層４はモノシラン系と４塩化シラン
系とを組み合わせたＣＶＤ（ケミカルペーパーデポジシ
ョン）法で形成した・エピタキシアル層４はリンをドー
プしたＮ形で抵抗率２ｏΩ傭、厚さ３０μｍである。
エピタキシアル層４を形成した状態を示す。エピタキシ
アル成長は高温下で行なわれるために熱拡散により拡散
層２＆、２ｂ、３は、半導体基板１の側とエピタキシア
ル層４のＩＩＩＫそれぞれ図のように膨張する。以上第
１図（ａ） （ｂ）が第１工程である。実施例において
は、エピタキシアル層４はモノシラン系と４塩化シラン
系とを組み合わせたＣＶＤ（ケミカルペーパーデポジシ
ョン）法で形成した・エピタキシアル層４はリンをドー
プしたＮ形で抵抗率２ｏΩ傭、厚さ３０μｍである。
第１図（Ｃ）にエピタキシアル層４に選択拡散法により
、所定の部分に第１導電形拡散層５ｍ。
、所定の部分に第１導電形拡散層５ｍ。
５ｂをボロン拡散技術で設けた状態を示す。
第１図（ｄ）は、エピタキシアル技術により、第２導電
形エピタキシアル層６ｉｋ形成したことを示す断面図で
ある。第１図（ｂ） において説明した不純物の熱拡散
現象が起こり、図中に示したよう忙、拡散層５ｍ、５ｂ
は膨張する。また拡散層２ａ 、 ２ｂおよび拡散層３
も同じ拡散現象により、量的には差があるが膨張する。
形エピタキシアル層６ｉｋ形成したことを示す断面図で
ある。第１図（ｂ） において説明した不純物の熱拡散
現象が起こり、図中に示したよう忙、拡散層５ｍ、５ｂ
は膨張する。また拡散層２ａ 、 ２ｂおよび拡散層３
も同じ拡散現象により、量的には差があるが膨張する。
実施例におけるエピタキシアル層６は、具体的には、リ
ンをドープしたＮ形で抵抗率２０Ω信、厚さ２０μｍで
ある。製造方法はエピタキシアル層４と同じく、モノシ
ラン系と４塩化シラン系とを組み合わせたＣＶＤ（ケミ
カルペーパーデポジション）法である。
ンをドープしたＮ形で抵抗率２０Ω信、厚さ２０μｍで
ある。製造方法はエピタキシアル層４と同じく、モノシ
ラン系と４塩化シラン系とを組み合わせたＣＶＤ（ケミ
カルペーパーデポジション）法である。
以上、第１図（ｃｌ （ｄ）が第２工程を示すもので蔦
る。この工程は、全体としてのエピタキシアル層の厚さ
、すなわち各工程のエピタキシアル層の厚さを加算した
値が所定の値になるまで繰り返す。こ〜では所定の厚さ
になったとして、第１図（ｅ）に示すように、選択拡散
技術により、第１導電形拡散層７ａ 、７ｂを形成し、
さらに主表面に誘電体膜９を形成する。実施例では拡散
層７ａ、７ｂはポロン拡散により形成した。誘電体膜９
は熱酸化法による厚さ０．５〜１．５μｍの５ｌｏｚ膜
である。拡散・熱酸化の際の熱処理により第１導電形領
域はすべて互いに交わり、第１導電形領域が島８を限る
周縁になる。半導体素子を島８内に拡散法で製作すれば
高耐圧半導体集積回路が得られる。
る。この工程は、全体としてのエピタキシアル層の厚さ
、すなわち各工程のエピタキシアル層の厚さを加算した
値が所定の値になるまで繰り返す。こ〜では所定の厚さ
になったとして、第１図（ｅ）に示すように、選択拡散
技術により、第１導電形拡散層７ａ 、７ｂを形成し、
さらに主表面に誘電体膜９を形成する。実施例では拡散
層７ａ、７ｂはポロン拡散により形成した。誘電体膜９
は熱酸化法による厚さ０．５〜１．５μｍの５ｌｏｚ膜
である。拡散・熱酸化の際の熱処理により第１導電形領
域はすべて互いに交わり、第１導電形領域が島８を限る
周縁になる。半導体素子を島８内に拡散法で製作すれば
高耐圧半導体集積回路が得られる。
第２実施例は、高耐圧のパワー半導体零子を組みこむ深
い島（主島という）、低耐圧の制御半導体素子を組みこ
む浅い島（機高という）とがその分離周縁の一部を共用
するようにした実施例で、深い島形成工程中忙重畳的に
浅い島形成工程を含ませて構成する。第２図は、工程順
に、断面図で各工程の状態を示したものである。
い島（主島という）、低耐圧の制御半導体素子を組みこ
む浅い島（機高という）とがその分離周縁の一部を共用
するようにした実施例で、深い島形成工程中忙重畳的に
浅い島形成工程を含ませて構成する。第２図は、工程順
に、断面図で各工程の状態を示したものである。
第１工程において、第１実施例と異なる点は第１導電形
拡散層２ｂが幅広く拡散されることである。この広く拡
散された部位が全工程終了後は機高の底面になる。
拡散層２ｂが幅広く拡散されることである。この広く拡
散された部位が全工程終了後は機高の底面になる。
第２図（０）では、拡散層２ｂ上に、機高な形成するよ
うに第１導電形拡散層５ｂ、５ｃを拡散層５ａと同時に
形成する０この場合、拡散層５ｂは主島および機高に共
通な周縁となる０なお第２導電形拡散層３′も同時に形
成するが、この拡散層３′は機高の埋込層になる。第２
図（Ｃ）（ｄ）が第２工程を示す断面図で、第２導電形
エピタキシアル層６が主面に形成される゛。第２図（ｅ
）は島形成最終工程で、第１導電形拡散層７ａ。
うに第１導電形拡散層５ｂ、５ｃを拡散層５ａと同時に
形成する０この場合、拡散層５ｂは主島および機高に共
通な周縁となる０なお第２導電形拡散層３′も同時に形
成するが、この拡散層３′は機高の埋込層になる。第２
図（Ｃ）（ｄ）が第２工程を示す断面図で、第２導電形
エピタキシアル層６が主面に形成される゛。第２図（ｅ
）は島形成最終工程で、第１導電形拡散層７ａ。
７ｂ、７ｃを形成し、表面には誘電体膜９を形成する。
この工程で、第１導電形領域はすべて連結され、高耐圧
素子用の深い島１０．低耐圧素子用の浅い島１１が形成
される。
素子用の深い島１０．低耐圧素子用の浅い島１１が形成
される。
次に、本発明により、形成された集積回路の一部である
深い島１０の部分を第３図に示す。この部分の半導体素
子の組み込みは第２図（ｅ）の後、第２導電形拡散層１
２を選択拡散技術により形成し、次に第１導電形拡散層
１３を形成し、さらに高濃度な第２尋電形拡散層１４
ｍおよび１４ ｂを形成する０ここで拡散層１４ ａは
拡散層１３の中に、また拡散層１４ ｂは拡散層１２の
中にそれぞれ形成される。完成時、拡散層１４ ａはエ
ミッタ、拡散層１３はベース、拡散層１４ ｂおよび１
２は、コレクタ引き出し高濃度層である。第３図には、
拡散層１２に接触する拡散層１７が形成さｎた状態を示
しているがこれはコレクタ直列抵抗を低減するために設
けるもので、浅い島１１の埋込層３′形成のときに同時
に設けられる。
深い島１０の部分を第３図に示す。この部分の半導体素
子の組み込みは第２図（ｅ）の後、第２導電形拡散層１
２を選択拡散技術により形成し、次に第１導電形拡散層
１３を形成し、さらに高濃度な第２尋電形拡散層１４
ｍおよび１４ ｂを形成する０ここで拡散層１４ ａは
拡散層１３の中に、また拡散層１４ ｂは拡散層１２の
中にそれぞれ形成される。完成時、拡散層１４ ａはエ
ミッタ、拡散層１３はベース、拡散層１４ ｂおよび１
２は、コレクタ引き出し高濃度層である。第３図には、
拡散層１２に接触する拡散層１７が形成さｎた状態を示
しているがこれはコレクタ直列抵抗を低減するために設
けるもので、浅い島１１の埋込層３′形成のときに同時
に設けられる。
さらに誘電体［９の所定の位置に穴な設け、所定の拡散
層とオーミック接触する金属配線を形成する。それは、
二層配線となっており、一層用配線１５は通常の素子間
接続機能の他に、特に高耐圧化の為のフィールドプレー
ト、表面チャンネルストッパーを構成する電界電極など
の用途に使用される。また二層用配線１６は特に、電界
電極をオーバーラツプした引き出し等用途に使用するも
ので、完成時、配線１６ ａはエミッタ、配線１６ｂは
、ペース、配線１６ ｃはコレクタの電極配線になる〇 第３図から明らかなように、分離幅は拡散層７ａ、７ｂ
の拡がりが小さく狭くてよい。第３図中に一点鎖線１８
で表示しているのは、誘電体分離法の場合の島の形状を
示したものである。
層とオーミック接触する金属配線を形成する。それは、
二層配線となっており、一層用配線１５は通常の素子間
接続機能の他に、特に高耐圧化の為のフィールドプレー
ト、表面チャンネルストッパーを構成する電界電極など
の用途に使用される。また二層用配線１６は特に、電界
電極をオーバーラツプした引き出し等用途に使用するも
ので、完成時、配線１６ ａはエミッタ、配線１６ｂは
、ペース、配線１６ ｃはコレクタの電極配線になる〇 第３図から明らかなように、分離幅は拡散層７ａ、７ｂ
の拡がりが小さく狭くてよい。第３図中に一点鎖線１８
で表示しているのは、誘電体分離法の場合の島の形状を
示したものである。
拡散層７ａ、７ｂの横方内拡がりおよび分離ＰＮ接合の
空乏層伸長分だけサイズが大きくなることが分かる。
空乏層伸長分だけサイズが大きくなることが分かる。
こ工で高濃度のコレクタ埋込層として形成した第２図の
拡散層３，３′について説明する。高耐圧である主島１
０の絶縁分離耐圧は、高耐圧であることが要求されるの
で、拡散層３は分離ＰＮ接合の空乏層の伸長および目合
わせマージンなどを見込んで拡散層２ａもしくは２ｂか
ら然るべき距離だけ離し【おく必要がある。実施例にお
いてはマスク上５０ ｔｔｍ離して設計することにより
、４００Ｖ以上の絶縁分離耐圧な得ることが出来た。一
方低耐圧である機高１１は拡散層５ｂもしくは拡散層５
Ｃと接触させ、絶縁耐圧を低下させてもよい。拡散層３
′を接触させることにより、低耐圧デバイス部分の集積
密度を向上させることができる。
拡散層３，３′について説明する。高耐圧である主島１
０の絶縁分離耐圧は、高耐圧であることが要求されるの
で、拡散層３は分離ＰＮ接合の空乏層の伸長および目合
わせマージンなどを見込んで拡散層２ａもしくは２ｂか
ら然るべき距離だけ離し【おく必要がある。実施例にお
いてはマスク上５０ ｔｔｍ離して設計することにより
、４００Ｖ以上の絶縁分離耐圧な得ることが出来た。一
方低耐圧である機高１１は拡散層５ｂもしくは拡散層５
Ｃと接触させ、絶縁耐圧を低下させてもよい。拡散層３
′を接触させることにより、低耐圧デバイス部分の集積
密度を向上させることができる。
本発明な誘電体分離法と比較した具体事例を第１表に示
す。
す。
第 １ 表
この例は耐圧３００Ｖ、素子数約３００ケ（高耐圧素子
はそのうち約５０ケ）、ペレットサイズ１０ Ｘ ３．
Ｏｗｍ （本発明の場合のサイズ）の集積回路の場合
であって、総合コスト比の面で優れていることがわかる
。なお通常のＰＮ分離法の場合も例示しである・ 以上のように、本発明では誘電体分離法のように１複雑
かつ高精度な工程、また単結晶・多結晶のバイメタル的
なパイマチリアに構造による熱応力、ウェーハ反りなど
による生産上の問題がない。工程は拡散技術・エピタキ
シアル技術の従来技術の延長上であり生産能率が高い〇
通常のＰＮ分離法では、島を厚いエピタキシアル層に形
成するので、島の横断面が広くなる。
はそのうち約５０ケ）、ペレットサイズ１０ Ｘ ３．
Ｏｗｍ （本発明の場合のサイズ）の集積回路の場合
であって、総合コスト比の面で優れていることがわかる
。なお通常のＰＮ分離法の場合も例示しである・ 以上のように、本発明では誘電体分離法のように１複雑
かつ高精度な工程、また単結晶・多結晶のバイメタル的
なパイマチリアに構造による熱応力、ウェーハ反りなど
による生産上の問題がない。工程は拡散技術・エピタキ
シアル技術の従来技術の延長上であり生産能率が高い〇
通常のＰＮ分離法では、島を厚いエピタキシアル層に形
成するので、島の横断面が広くなる。
これに対し、本発明では、高岡縁部の形成は段階的にエ
ピタキシアル層の形成および高岡縁部になる拡散層の形
成を繰返し、垂直方向に拡散層を連結してゆくので、高
岡縁部の位置は最初の工程からぎまる。したがって島の
横断面積を特性から要求される限度まで小さくとれるの
で、集積度を高くとれる。また、エビタキシアル工程を
数回にわけ、各工程で、高熱に保持される時間が短埴の
でり千−ノーが反もず、さらに制御用半導体素子を同時
に組込む場合、エピタキシアル層の全体の深さく高耐圧
半導体素子に要求される深さ）を利用せず、第２実施例
に示すように、深い島形成の中途から島形成することで
、例えばコレクタ領域の厚みを減少し高性能の特性を得
ることができる。
ピタキシアル層の形成および高岡縁部になる拡散層の形
成を繰返し、垂直方向に拡散層を連結してゆくので、高
岡縁部の位置は最初の工程からぎまる。したがって島の
横断面積を特性から要求される限度まで小さくとれるの
で、集積度を高くとれる。また、エビタキシアル工程を
数回にわけ、各工程で、高熱に保持される時間が短埴の
でり千−ノーが反もず、さらに制御用半導体素子を同時
に組込む場合、エピタキシアル層の全体の深さく高耐圧
半導体素子に要求される深さ）を利用せず、第２実施例
に示すように、深い島形成の中途から島形成することで
、例えばコレクタ領域の厚みを減少し高性能の特性を得
ることができる。
図面は本発明の一実施例に関し、第１図、第２図は島形
成の工程を示す断面図、第３図は組みこまれた高耐圧半
導体素子を示す図である。 ｌ・・・第１導電形半導体基板、 ２ ａ 、 ２ ｂ 、 ５ ａ 、 ５ ｂ 、 ５
Ｃ−−−第１導電形拡散層１１ ３．３′・・・第２導電形拡散層、 ４．６・・・第２導電形エピタキシアル層、７ａ、７ｂ
、７ｃ・・・第１導電形拡散層、８・・・（ＰＮ分離）
島、 ９・・・誘電体膜、 ｌＯ・・・主島（深い島）、 １１・・・機高（浅い島）。
成の工程を示す断面図、第３図は組みこまれた高耐圧半
導体素子を示す図である。 ｌ・・・第１導電形半導体基板、 ２ ａ 、 ２ ｂ 、 ５ ａ 、 ５ ｂ 、 ５
Ｃ−−−第１導電形拡散層１１ ３．３′・・・第２導電形拡散層、 ４．６・・・第２導電形エピタキシアル層、７ａ、７ｂ
、７ｃ・・・第１導電形拡散層、８・・・（ＰＮ分離）
島、 ９・・・誘電体膜、 ｌＯ・・・主島（深い島）、 １１・・・機高（浅い島）。
Claims (4)
- （１）第１導電形半導体基板の主面に第１導電形拡散層
I を島の周縁として予定された部位に形成し、該主面
上に第２導電形エピタキシアル層 I を形成する第１工
程と、該エピタキシアル層 I の主面に、前記拡散層 I
の直上方に第１導電形拡散層IIを形成した後、さらに
第２導電形エピタキシアル層IIを形成する第２工程と、
前記第２工程を複数回繰り返し、最終にエピタキシアル
層Ｎから第１導電形拡散層Ｎを拡散することで各工程の
第１導電形領域を連結してＰＮ分離島を形成し、該島内
に半導体素子を設けたことを特徴とする半導体集積回路
の製造方法。 - （２）前記第１項の第１工程において、第１導電形拡散
層 I を形成する際に、該拡散層 I に囲まれて第２導電
形拡散層を形成し、該拡散層をＰＮ分離島の埋込層とす
る特許請求の範囲第１項記載の半導体集積回路の製造方
法。 - （３）主たるＰＮ分離島と、該島に隣接し、その周縁の
一部を共有する従たるＰＮ分離島とを有し、両島に半導
体素子を設けた半導体集積回路の製造方法において、 第１導電形半導体基板の主面に、第１導電 形拡散層 I を、前記主島の周縁および従島の底面とし
て予定された部位に形成し、該主面上に第２導電形エピ
タキシアル層 I を形成する第１工程と、該エピタキシ
アル層 I の主面に、主島の周縁および従島の周縁に予
定された部位に第１導電形拡散層IIを形成した後、さら
に第２導電形エピタキシアル層IIを形成する第２工程と
、前記第２工程を複数回繰り返し、最終にエピタキシア
ル層Ｎから第１導電形拡散層Ｎを拡散することで各工程
の第１導電形領域を連結して、主従の関係にある複数の
ＰＮ分離島を形成し、該島内に半導体素子を設けたこと
を特徴とする半導体集積回路の製造方法。 - （４）前記第３項の第１工程において、第１導電形拡散
層 I を形成する際に、前記主島の周縁予定部位に囲ま
れて、第２導電形拡散層を形成するとともに第２工程に
おいて第１導電形拡散層IIを形成する際に、前記従島の
該拡散層IIに囲まれて第２導電形拡散層を形成し、前記
第２導電形拡散層を主従のＰＮ分離島のそれぞれの埋込
層とする特許請求の範囲第３項記載の半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145022A JPS624340A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145022A JPS624340A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS624340A true JPS624340A (ja) | 1987-01-10 |
Family
ID=15375620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145022A Pending JPS624340A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS624340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111426A (ja) * | 2003-12-05 | 2009-05-21 | Internatl Rectifier Corp | Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148955A (ja) * | 1975-06-24 | 1976-04-27 | Nippon Electron Optics Lab | Isoki |
| JPS551148A (en) * | 1978-06-19 | 1980-01-07 | Nec Corp | Semiconductor device |
| JPS55105344A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
| JPS60251658A (ja) * | 1984-05-28 | 1985-12-12 | Canon Inc | 半導体装置 |
-
1985
- 1985-07-01 JP JP60145022A patent/JPS624340A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148955A (ja) * | 1975-06-24 | 1976-04-27 | Nippon Electron Optics Lab | Isoki |
| JPS551148A (en) * | 1978-06-19 | 1980-01-07 | Nec Corp | Semiconductor device |
| JPS55105344A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
| JPS60251658A (ja) * | 1984-05-28 | 1985-12-12 | Canon Inc | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111426A (ja) * | 2003-12-05 | 2009-05-21 | Internatl Rectifier Corp | Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JPS6159853A (ja) | シリコン結晶体構造 | |
| US3722079A (en) | Process for forming buried layers to reduce collector resistance in top contact transistors | |
| JPH02154417A (ja) | 半導体基板及びその製造方法 | |
| JPS5937867B2 (ja) | 半導体装置およびその製造方法 | |
| US3546542A (en) | Integrated high voltage solar cell panel | |
| US3390022A (en) | Semiconductor device and process for producing same | |
| CA1154543A (en) | Mesh gate v-mos power fet | |
| JP2605030B2 (ja) | 直交バイポーラ−トランジスタ | |
| US3716425A (en) | Method of making semiconductor devices through overlapping diffusions | |
| US4870028A (en) | Method of making double gate static induction thyristor | |
| JPS624340A (ja) | 半導体集積回路の製造方法 | |
| US3975818A (en) | Method of forming closely spaced electrodes onto semiconductor device | |
| US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
| US3885994A (en) | Bipolar transistor construction method | |
| US3800195A (en) | Method of making semiconductor devices through overlapping diffusions | |
| JPS62177959A (ja) | 半導体装置 | |
| JPS5911660A (ja) | 半導体集積回路装置 | |
| JPS6196748A (ja) | 誘電体分離基板及びその製造方法 | |
| JPS63152170A (ja) | 半導体装置の製造方法 | |
| JPS61252644A (ja) | 半導体装置の製造方法 | |
| JPS5969967A (ja) | 半導体装置 | |
| JPS6226181B2 (ja) | ||
| JPS6161434A (ja) | 半導体集積回路の素子領域の製造方法 | |
| JPS6229177A (ja) | ダイオ−ド |