JPS6161434A - 半導体集積回路の素子領域の製造方法 - Google Patents

半導体集積回路の素子領域の製造方法

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Publication number
JPS6161434A
JPS6161434A JP59183902A JP18390284A JPS6161434A JP S6161434 A JPS6161434 A JP S6161434A JP 59183902 A JP59183902 A JP 59183902A JP 18390284 A JP18390284 A JP 18390284A JP S6161434 A JPS6161434 A JP S6161434A
Authority
JP
Japan
Prior art keywords
epitaxial layer
type
grown
layer
conductivity type
Prior art date
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Pending
Application number
JP59183902A
Other languages
English (en)
Inventor
Hiromi Kobayashi
広美 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6161434A publication Critical patent/JPS6161434A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions

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  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の篇する技術分野 本発明は、半導体集積回路の素子領域の製造方法に関す
る。
（２）従来技術 従来、この種の半導体集積回路は、まず、基板上にエピ
タキシャル層を成長させ、次に絶縁拡散し、最後に熱処
理し、Ｐ　Ｎ接合分離された素子領域を形成しているが
、この方法では、熱処理による絶縁拡散層の横方向への
拡がシは、エピタキシャル層の厚さくらいとなシ、エピ
タキシャル層の厚さが大きいほどこの絶縁拡散層の横方
向の拡が９も大きくなるという欠点があった。
（３）発明の詳細な説明 本発明の目的は、上記請求の範囲に示す方法によシ、上
記絶縁拡散層の横方向の拡がシを従来方法のそれの半分
はどにし、絶縁拡散層を含めた絶縁素子領域を小さくで
きるようにした半導体集積回路の素子領域の製造方法を
提供することにある。
（４）発明の構成 本発明の特徴は、基板上に一導電型の第１のエピタキシ
ャル層を成長させ、次に逆導電型の絶縁分離用の拡散を
し、次に一導電型の第２のエピタキシャル層を成長させ
、熱処理を行うことである。
（５）発明の実施例 本発明の実施例について説明する前に、従来方法につい
て第１図を参照して説明する。第１図ＶＣ示すように、
まず、Ｐ形基板１にｎ形エピタキシャル）Ｗｉ　２を成
長させ、次にＰ形絶縁拡散し、Ｐ形波散層３及び４を形
成する。次いで熱処理し、ＰＮ接合分離された素子領域
５を形成する。第１図よシ明らかなように、絶縁拡散層
６及び７の横方向の拡が９は、かな夛大きいことがわか
る。
次に本発明の実施例について、第２図を参照して説明す
る。第２図に示すように、まず、Ｐ形基板１１に所定の
エピタキシャル層の第１半分の厚さのｎ形エピタキシャ
ル層１８ｔ−成長させ、次にＰ形絶縁拡散し、Ｐ形波散
層１３及び１４を形成する。更に、ｌ）の半分の厚さの
第２ｎ形エピタキシヤル層１９を成長させる。次いで熱
処理し、ＰＮ接合分離された素子領域１５を形成する。
第２図から明らかなように、絶縁拡散層１６及び１７の
横方向の拡が）は、従来方法のそれと比して半分はどで
あることがわかる。
したがって、本発明の実施例によれば、絶縁拡散層を従
来方法のそれよシ小さくできる。
（６）発明の効果 本発明は、以上説明したように絶縁拡散層を小さくでき
ることによシ、絶縁拡散層を含めた絶縁素子領域が小さ
くでき、半導体集積回路の素子集積度を大きくする効果
がある。
【図面の簡単な説明】
第１図は、従来方法を示した断面図、第２図は、本発明
の実施例を示した断面図である。 １・・・・・・Ｐ形基板、２・・・・・・エピタキシャ
ル層、３゜４・・・・・・Ｐ膨拡散層、５・・・・・・
素子領域、６，７・・・・・・絶縁拡散層、１１・・・
・・・Ｐ形基板、１３．１４・・・・・・Ｐ膨拡散層、
１５・・・・・・素子領域、１６．１７・・・・・・絶
縁拡散層、１８・・・・・・第１ｎ形エピタキシヤル層
、１９・・・・・・第２ｎ形エピタキシヤル層、２１，
２２゜２３．２４・・・・・・熱酸化膜。 （α） （ｂ） （Ｃン 芽　ｌ　図 （α） （ｂ） （Ｃン （ｄ） 第２　閏

Claims (1)

    【特許請求の範囲】
  1. 　基板上に所定のエピタキシャル層の約半分の厚さの一
    導電型の第１のエピタキシャル層を成長させ、次に逆導
    電型の絶縁分離用の拡散をし、更に残りの約半分の厚さ
    の一導電型の第２のエピタキシャル層を成長させ、次に
    熱処理し、ＰＮ接合分離された素子領域を形成すること
    を特徴とする半導体集積回路の素子領域の製造方法。
JP59183902A 1984-09-03 1984-09-03 半導体集積回路の素子領域の製造方法 Pending JPS6161434A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8205313B2 (en) 2007-09-10 2012-06-26 Honda Motor Co., Ltd. Structure for attaching vibration insulating member

Cited By (1)

* Cited by examiner, † Cited by third party
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US8205313B2 (en) 2007-09-10 2012-06-26 Honda Motor Co., Ltd. Structure for attaching vibration insulating member

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