JPS624375A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS624375A JPS624375A JP14316385A JP14316385A JPS624375A JP S624375 A JPS624375 A JP S624375A JP 14316385 A JP14316385 A JP 14316385A JP 14316385 A JP14316385 A JP 14316385A JP S624375 A JPS624375 A JP S624375A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- oxygen
- semiconductor device
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフローティング電極を有する半導体装置に関す
るものである。
るものである。
この発明は、フローティング電極を有するＭＯＳ型のメ
モリー用半導体装置において、酸素を含む多結晶半導体
層によってゲート電極を形成することにより、 該ゲート電極を平坦化さ・仕ると共にメモリ保持特性を
向上させたものである。
モリー用半導体装置において、酸素を含む多結晶半導体
層によってゲート電極を形成することにより、 該ゲート電極を平坦化さ・仕ると共にメモリ保持特性を
向上させたものである。
−ｊＢｋに、ＢＰＲＯＭ （イレイサブル プログラマ
ブル リード オンリー メモリー）やＥＩＩＺＰＲＯ
Ｍ （エレクトリカリ イレイサブル プログラマブル
リード オンリー メモリー）等の不揮発性のメモリ
ーにおいては、フローティングゲート電極（浮遊ゲート
電極）を有するいわゆるＦＡＭＯ３（フローティング
ゲート アバランシェ インジェクション ＭＯＳ）メ
モリー素子やＳＡＭＯ３（スタックド ゲート アバラ
ンシェインジェクション ＭＯＳ）メモリー素子と称さ
れる構造の半導体装置が知られている。
ブル リード オンリー メモリー）やＥＩＩＺＰＲＯ
Ｍ （エレクトリカリ イレイサブル プログラマブル
リード オンリー メモリー）等の不揮発性のメモリ
ーにおいては、フローティングゲート電極（浮遊ゲート
電極）を有するいわゆるＦＡＭＯ３（フローティング
ゲート アバランシェ インジェクション ＭＯＳ）メ
モリー素子やＳＡＭＯ３（スタックド ゲート アバラ
ンシェインジェクション ＭＯＳ）メモリー素子と称さ
れる構造の半導体装置が知られている。
このようなフローティングゲート電極を有する半導体装
置は、電子のトンネル現象によってフローティングゲー
ト電極に電荷が蓄積されて不揮発性メモリーとして動作
する。そして、一般に、上記フローティングゲート電極
上には、コントロールゲート電極が形成され、このコン
トロールゲート電極により上記フローティングゲート電
極の電荷の制御等や一方向のセレクト電極として機能す
る。上記フローティングゲート電極の材料としては、リ
ンを添加したポリシリコンが使用され、該ポリシリコン
を熱酸化して絶縁膜を形成して製造されている。このよ
うなフローティングゲート電極を有する半導体装置の例
として、第２図ａ及び第２図すを参照しながら、当該半
導体装置の製造工程に従って概略説明する。
置は、電子のトンネル現象によってフローティングゲー
ト電極に電荷が蓄積されて不揮発性メモリーとして動作
する。そして、一般に、上記フローティングゲート電極
上には、コントロールゲート電極が形成され、このコン
トロールゲート電極により上記フローティングゲート電
極の電荷の制御等や一方向のセレクト電極として機能す
る。上記フローティングゲート電極の材料としては、リ
ンを添加したポリシリコンが使用され、該ポリシリコン
を熱酸化して絶縁膜を形成して製造されている。このよ
うなフローティングゲート電極を有する半導体装置の例
として、第２図ａ及び第２図すを参照しながら、当該半
導体装置の製造工程に従って概略説明する。
従来のフローティングゲート電極を有する半導体装置は
、第２図ａに示すように、先ずシリコン等の半導体基板
１０１上に絶縁膜１０３及び選択酸化法等により素子分
離領域１０２を形成する。
、第２図ａに示すように、先ずシリコン等の半導体基板
１０１上に絶縁膜１０３及び選択酸化法等により素子分
離領域１０２を形成する。
これら素子分離領域１０２等を形成した基板１０１主面
上にフローティングゲート電極の電極材料であるポリシ
リコンを被着形成し、不純物としてリンをドープすると
共に所定のパターンにパターン化する。このパターン化
されたフローティングゲート電極１０４上には、第２図
すに示すように、酸化シリコン膜等の眉間絶縁膜１０６
が上記フローティングゲート電極１０４を熱酸化して形
成され、更にコントロールゲート電極１０７が被着形成
される。
上にフローティングゲート電極の電極材料であるポリシ
リコンを被着形成し、不純物としてリンをドープすると
共に所定のパターンにパターン化する。このパターン化
されたフローティングゲート電極１０４上には、第２図
すに示すように、酸化シリコン膜等の眉間絶縁膜１０６
が上記フローティングゲート電極１０４を熱酸化して形
成され、更にコントロールゲート電極１０７が被着形成
される。
（発明が解決しようとする問題点〕
上述した従来のフローティングゲート電極を有する半導
体装置は、アスペリティ（突起）１０５が発生ずるとい
う問題が生じている。すなわち、リンを添加したフロー
ティングゲート電極１０４上には、微小なアスペリティ
が存在し、上記フローティングゲート電極１０４を熱酸
化して眉間絶縁膜１０６を形成する場合には、当該アス
ペリティ１０５が大きくなる。このアスペリティ１０５
の存在する部分は、該部分でフローティングゲート電極
１０４とコントロールゲート電極１０７の両電極の電界
が集中するため、フローティングゲート電極１０４に蓄
積された電荷がコントロールゲート電極１０７に抜は出
てしまうことになる。
体装置は、アスペリティ（突起）１０５が発生ずるとい
う問題が生じている。すなわち、リンを添加したフロー
ティングゲート電極１０４上には、微小なアスペリティ
が存在し、上記フローティングゲート電極１０４を熱酸
化して眉間絶縁膜１０６を形成する場合には、当該アス
ペリティ１０５が大きくなる。このアスペリティ１０５
の存在する部分は、該部分でフローティングゲート電極
１０４とコントロールゲート電極１０７の両電極の電界
が集中するため、フローティングゲート電極１０４に蓄
積された電荷がコントロールゲート電極１０７に抜は出
てしまうことになる。
このようにフローティングゲート電極１０４の蓄積され
た電荷がコントロールゲート電極１０７に抜は出た場合
には、不揮発性メモリーとしての保持機能が劣化するこ
とになる。
た電荷がコントロールゲート電極１０７に抜は出た場合
には、不揮発性メモリーとしての保持機能が劣化するこ
とになる。
メモリーの保持機能を劣化させるアスペリティ１０５は
、特に低温の熱酸化（約９５０℃程度）を行った場合に
顕著に発生し、例えばパイロジェニック等を用いた場合
には、ガスの熱分解等による堆積物等が影響してフロー
ティングデー１−電極１０４と層間絶縁Ｉ！１１０６の
界面にアスペリティ１０５が顕著に生ずることになる。
、特に低温の熱酸化（約９５０℃程度）を行った場合に
顕著に発生し、例えばパイロジェニック等を用いた場合
には、ガスの熱分解等による堆積物等が影響してフロー
ティングデー１−電極１０４と層間絶縁Ｉ！１１０６の
界面にアスペリティ１０５が顕著に生ずることになる。
一方、低温の熱酸化でなく高温で熱酸化を行った場合に
は、上記アスペリティ１０５の発生を抑制することがで
きる。しかしながら、熱酸化の工程の前工程として、基
板ｌＯ１の所定の領域には、イオン注入等により不純物
の導入がなされており、このような所定のプロファイル
の領域を有する基板１０１を高温で熱酸化を行った場合
には、上記イオン注入等により導入される不純物のプロ
ファイルを崩すことになる。従って、制御性の優れたデ
バイスを製造するために、高温で熱酸化をすることは、
目的に反することになり、高精度のデバイスを形成する
ためには低温で熱酸化を行わざるを得ない。
は、上記アスペリティ１０５の発生を抑制することがで
きる。しかしながら、熱酸化の工程の前工程として、基
板ｌＯ１の所定の領域には、イオン注入等により不純物
の導入がなされており、このような所定のプロファイル
の領域を有する基板１０１を高温で熱酸化を行った場合
には、上記イオン注入等により導入される不純物のプロ
ファイルを崩すことになる。従って、制御性の優れたデ
バイスを製造するために、高温で熱酸化をすることは、
目的に反することになり、高精度のデバイスを形成する
ためには低温で熱酸化を行わざるを得ない。
そこで、本発明は上述の問題点に鑑み、アスペリティ等
の発生を防止し、フローティングゲート電極を平坦化し
て、メモリーの保持機能を向上させる半導体装置の提供
を目的とする。
の発生を防止し、フローティングゲート電極を平坦化し
て、メモリーの保持機能を向上させる半導体装置の提供
を目的とする。
フローティングゲート電極を有するＭＯＳ型のメモリー
用半導体装置において、 酸素を含む多結晶半導体層によって上記ゲート電極を形
成した半導体装置により上述の問題点を解決する。
用半導体装置において、 酸素を含む多結晶半導体層によって上記ゲート電極を形
成した半導体装置により上述の問題点を解決する。
酸素を含む多結晶半導体層によってゲート電極を形成し
て、アスペリティ等の発生を防止する。
て、アスペリティ等の発生を防止する。
すなわち、イオン注入法などにより酸素を上記ゲート電
極に導入し、該ゲート電極を非晶質化すると共にグレイ
ンの成長を抑制し、平坦な膜を形成する。また、導入さ
せる酸素の濃度は、２〜１０原子％に設定することで効
果をあげることができる。
極に導入し、該ゲート電極を非晶質化すると共にグレイ
ンの成長を抑制し、平坦な膜を形成する。また、導入さ
せる酸素の濃度は、２〜１０原子％に設定することで効
果をあげることができる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、フローティングゲート電極をポリシリコン
で形成し、イオン注入を用いて該ポリシリコンのフロー
ティングゲート電極に酸素を導入した半導体装置の例で
ある。
で形成し、イオン注入を用いて該ポリシリコンのフロー
ティングゲート電極に酸素を導入した半導体装置の例で
ある。
先ず、第１図ａに示すように、シリコン等の材料を用い
た基板１に、絶縁膜３及び素子分離領域２を形成する。
た基板１に、絶縁膜３及び素子分離領域２を形成する。
この素子分離領域２等を形成した全面にＣＶＤ法等によ
り爾後フローティングゲート電極４ａとなるポリシリコ
ンＮ４を被着形成し、イオン注入により該ポリシリコン
ｌＷ４に酸素を導入する。
り爾後フローティングゲート電極４ａとなるポリシリコ
ンＮ４を被着形成し、イオン注入により該ポリシリコン
ｌＷ４に酸素を導入する。
ここで、導入する酸素は、２〜１０原子％の割合で、更
に一層好ましい範囲として２〜３原子％の割合で上記ポ
リシリコンＭ４に導入することにより好適な結果を得る
ことができる。先ず、上記ＣＶＤ法により形成されるポ
リシリコン層４を、例えば６５０℃程度の温度で被着形
成した場合には、そのグレインサイズは２００〜３００
人程度の大きさとなる。このようなポリシリコンＮ４に
対して酸素を２〜１０原子％の割合でドーピングした場
合には、該ポリシリコン層４は非晶質化する。酸素を２
原子％以下の割合でドーピングした場合には、酸素を導
入した効果を得ることが困難になり、アスペリティ等の
発生を防止すること難しい。一方、酸素をｌＯ原子％以
上の割合でドーピングした場合には、酸素の部分に電荷
が捕獲され、これがディスチャージしにくくなって悪影
響を及ぼすことになる。従って、上述のように酸素を２
〜ＩＯ原子％の割合でドーピングした場合には、アスペ
リティ等の発生の防止することや後の工程で行われるア
ニールに際してもグレインの成長を抑制して凹凸のない
平坦な膜を維持することができる。また、イオン注入に
より酸素を導入するため、このような導入の割合をコン
トロールすることが可能である。
に一層好ましい範囲として２〜３原子％の割合で上記ポ
リシリコンＭ４に導入することにより好適な結果を得る
ことができる。先ず、上記ＣＶＤ法により形成されるポ
リシリコン層４を、例えば６５０℃程度の温度で被着形
成した場合には、そのグレインサイズは２００〜３００
人程度の大きさとなる。このようなポリシリコンＮ４に
対して酸素を２〜１０原子％の割合でドーピングした場
合には、該ポリシリコン層４は非晶質化する。酸素を２
原子％以下の割合でドーピングした場合には、酸素を導
入した効果を得ることが困難になり、アスペリティ等の
発生を防止すること難しい。一方、酸素をｌＯ原子％以
上の割合でドーピングした場合には、酸素の部分に電荷
が捕獲され、これがディスチャージしにくくなって悪影
響を及ぼすことになる。従って、上述のように酸素を２
〜ＩＯ原子％の割合でドーピングした場合には、アスペ
リティ等の発生の防止することや後の工程で行われるア
ニールに際してもグレインの成長を抑制して凹凸のない
平坦な膜を維持することができる。また、イオン注入に
より酸素を導入するため、このような導入の割合をコン
トロールすることが可能である。
上記ポリシリコン層４を被着形成後、イオン注入により
酸素を該ポリシリコンｉｉ４に導入するが、この場合に
は、酸素だけでなく酸素とともにリン、砒素、アンチモ
ン等をドープすることができる。
酸素を該ポリシリコンｉｉ４に導入するが、この場合に
は、酸素だけでなく酸素とともにリン、砒素、アンチモ
ン等をドープすることができる。
このように酸素とともにリン、砒素、アンチモン等をド
ープした場合にも、同様にアスペリティ等の発生の防止
をすることやアニールに際してもグレインの成長を抑制
して平坦な膜を維持することができる。
ープした場合にも、同様にアスペリティ等の発生の防止
をすることやアニールに際してもグレインの成長を抑制
して平坦な膜を維持することができる。
このように酸素あるいは酸素とともにリン、砒素、７ン
チモン等をポリシリコン層４に導入した後、当該ポリシ
リコンＮ４をアニールする。このアニールは、例えば９
００℃程度で行われ、不純物の活性化やポリシリコンと
酸素を予め反応させておくために必要である。上記酸素
を導入したポリシリコン層４は、このアニールに際して
もグレインの成長を抑えられ、従って、酸化工程でも平
坦性を維持することができる。
チモン等をポリシリコン層４に導入した後、当該ポリシ
リコンＮ４をアニールする。このアニールは、例えば９
００℃程度で行われ、不純物の活性化やポリシリコンと
酸素を予め反応させておくために必要である。上記酸素
を導入したポリシリコン層４は、このアニールに際して
もグレインの成長を抑えられ、従って、酸化工程でも平
坦性を維持することができる。
上記アニール後、第１図すに示すように、フォトリソグ
ラフィ技術により該ポリシリコンＮ４をパターン化して
フローティングゲート電極４ａを形成する。該フローテ
ィングゲート電極４ａを形成後、眉間絶縁層５を酸化工
程で形成する。この眉間絶縁層５は、上記酸素が導入さ
れたフローティングゲート電極４ａを低温の熱酸化を行
って形成される。この熱酸化は、低温の熱酸化（約９５
０℃程度）で行い、例えばパイロジェニック等を用いて
行うことができる。この熱酸化を行う場合には、該フロ
ーティングゲート電極４ａは、非晶質化されておりグレ
インの成長が抑制されているため、該電極４ａの表面に
はアスペリティの発生や増強等の現象は起こらず、従っ
て凹凸のない平坦な電極表面を維持することができる。
ラフィ技術により該ポリシリコンＮ４をパターン化して
フローティングゲート電極４ａを形成する。該フローテ
ィングゲート電極４ａを形成後、眉間絶縁層５を酸化工
程で形成する。この眉間絶縁層５は、上記酸素が導入さ
れたフローティングゲート電極４ａを低温の熱酸化を行
って形成される。この熱酸化は、低温の熱酸化（約９５
０℃程度）で行い、例えばパイロジェニック等を用いて
行うことができる。この熱酸化を行う場合には、該フロ
ーティングゲート電極４ａは、非晶質化されておりグレ
インの成長が抑制されているため、該電極４ａの表面に
はアスペリティの発生や増強等の現象は起こらず、従っ
て凹凸のない平坦な電極表面を維持することができる。
低温の酸化工程による眉間絶縁Ｍ’ｊ！５の形成後、コ
ントロールゲート電極を形成するポリシリコン・を被着
形成し、不純物添加後、該ポリシリコン層をパターン化
してコントロールゲート電極６を形成する。
ントロールゲート電極を形成するポリシリコン・を被着
形成し、不純物添加後、該ポリシリコン層をパターン化
してコントロールゲート電極６を形成する。
以後、被覆絶縁膜や配線層の形成等の所定の工程を経て
、本実施例の半導体装置を得る。
、本実施例の半導体装置を得る。
続いて、本実施例の半導体装置の動作について、第１図
Ｃを参照して概略説明する。尚、第１図Ｃは、第１図す
のＩ−１線断面図に対応する半導体装置を模式的に示し
ている。
Ｃを参照して概略説明する。尚、第１図Ｃは、第１図す
のＩ−１線断面図に対応する半導体装置を模式的に示し
ている。
上述したような構造を有する半導体装置は、通常のＭＯ
Ｓメモリーと同様に、ソース８、ドレイン９の各領域を
有し、コントロールゲー１−を極６の動作により、フロ
ーティングゲート電極４ａに、チャンネル１０の電子が
トンネルして蓄積され、不揮発性メモリーとして動作す
る。ここで、従来は、フローティングゲート電極４ａの
部分にアスペリティが発生しており、該アスペリティが
原因で電界集中が生じ、メモリー保持機能が劣化してい
た。しかし、本実施例の半導体装置は、フローティング
ゲート電極４ａに酸素が導入されており、グレインの成
長は抑制されているため、アスペリティ等の発生を防止
することができ、フローティングゲート電極４ａの表面
は凹凸のない平坦な膜となる。従って、局所的な電界集
中は発生せず、フローティングゲート電極４ａの電荷の
漏れを防止することができ、メモリーの保持機能を向上
させることが可能である。
Ｓメモリーと同様に、ソース８、ドレイン９の各領域を
有し、コントロールゲー１−を極６の動作により、フロ
ーティングゲート電極４ａに、チャンネル１０の電子が
トンネルして蓄積され、不揮発性メモリーとして動作す
る。ここで、従来は、フローティングゲート電極４ａの
部分にアスペリティが発生しており、該アスペリティが
原因で電界集中が生じ、メモリー保持機能が劣化してい
た。しかし、本実施例の半導体装置は、フローティング
ゲート電極４ａに酸素が導入されており、グレインの成
長は抑制されているため、アスペリティ等の発生を防止
することができ、フローティングゲート電極４ａの表面
は凹凸のない平坦な膜となる。従って、局所的な電界集
中は発生せず、フローティングゲート電極４ａの電荷の
漏れを防止することができ、メモリーの保持機能を向上
させることが可能である。
本発明の半導体装置は、フローティングゲート電極を形
成するポリシリコン層に酸素を導入しているため、グレ
インの成長が抑制されアスペリティ等の発生を防止する
ことができ、凹凸のない平坦な電極を形成することがで
きる。このため局所的な電界集中は発生せず、電荷の漏
れのない優れたメモリー保持機能を有している。
成するポリシリコン層に酸素を導入しているため、グレ
インの成長が抑制されアスペリティ等の発生を防止する
ことができ、凹凸のない平坦な電極を形成することがで
きる。このため局所的な電界集中は発生せず、電荷の漏
れのない優れたメモリー保持機能を有している。
第１ Ｉ！ｌａ及び第１図すは本発明に係る半導体装置
の製造工程時の概略断面図であり、第１図Ｃは本発明に
係る半導体装置の模式図であり、第２図ａ及び第２図す
は従来の半導体装置の製造工程時の概略断面図である。 ｌ・・・基板 ４・、・・ポリシリコン層 ４ａ・・・フローティングゲート電極 ５・・・層間絶縁膜 ６・・・コントロールゲート電極 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見開 田村榮− フロー′ティンデケート電掻彫＝ｙＫ 第２図ａ アスヤリ１／）存・在。 第２図ｂ イ女ミ来イダリ
の製造工程時の概略断面図であり、第１図Ｃは本発明に
係る半導体装置の模式図であり、第２図ａ及び第２図す
は従来の半導体装置の製造工程時の概略断面図である。 ｌ・・・基板 ４・、・・ポリシリコン層 ４ａ・・・フローティングゲート電極 ５・・・層間絶縁膜 ６・・・コントロールゲート電極 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見開 田村榮− フロー′ティンデケート電掻彫＝ｙＫ 第２図ａ アスヤリ１／）存・在。 第２図ｂ イ女ミ来イダリ
Claims (1)
- 【特許請求の範囲】 フローティングゲート電極を有するＭＯＳ型のメモリー
用半導体装置において、 酸素を含む多結晶半導体層によって上記ゲート電極を形
成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143163A JPH0785493B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143163A JPH0785493B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS624375A true JPS624375A (ja) | 1987-01-10 |
| JPH0785493B2 JPH0785493B2 (ja) | 1995-09-13 |
Family
ID=15332376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143163A Expired - Lifetime JPH0785493B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785493B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509387A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5772333A (en) * | 1980-10-23 | 1982-05-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59149061A (ja) * | 1983-02-15 | 1984-08-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-06-29 JP JP60143163A patent/JPH0785493B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509387A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5772333A (en) * | 1980-10-23 | 1982-05-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59149061A (ja) * | 1983-02-15 | 1984-08-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014098A (en) * | 1990-02-26 | 1991-05-07 | Delco Electronic Corporation | CMOS integrated circuit with EEPROM and method of manufacture |
| US5153143A (en) * | 1990-02-26 | 1992-10-06 | Delco Electronics Corporation | Method of manufacturing CMOS integrated circuit with EEPROM |
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
| US9899539B2 (en) | 2005-10-31 | 2018-02-20 | Hewlett-Packard Development Company, L.P. | Modified-layer EPROM cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785493B2 (ja) | 1995-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3259349B2 (ja) | 不揮発性半導体装置及びその製造方法 | |
| JP3072565B2 (ja) | 無接点フローティングゲートメモリアレイを製造する方法 | |
| JP5466816B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| TWI227544B (en) | Nonvolatile memories and methods of fabrication | |
| TWI700819B (zh) | 非揮發性記憶體及其製造方法 | |
| JP3124334B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3383140B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6399466B2 (en) | Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein | |
| US4735919A (en) | Method of making a floating gate memory cell | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| US5493139A (en) | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor | |
| CN104425500B (zh) | Sonos非挥发性存储器及其制造方法 | |
| JPS624375A (ja) | 半導体装置 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| US4683640A (en) | Method of making a floating gate memory cell | |
| JP2004056066A (ja) | 二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法 | |
| CN104835791B (zh) | 一种eeprom存储器件以及制备方法 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| KR900004731B1 (ko) | 불휘발성 반도체 장치와 그 제조방법 | |
| JP2005516416A (ja) | 一つの処理ステップで異なる厚さの高品質酸化物層を形成するためのデバイス及び方法 | |
| KR20000001261A (ko) | 이피롬 셀 형성방법 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| TWI220557B (en) | Non-volatile memory and manufacturing method thereof | |
| KR100384863B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| JPH08288412A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |