JPS6246352A - マイクロプロセツサの動作解析方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサの動作を解析するための方
法および装置に関する。ざらに具体的には、マイクロプ
ロセッサのデバッグを行うためのエミュレータに関する
。とくに、ブリフェッチ動作をするマイクロプロセッサ
のハードウェアおよびソフトウェアのデバッグのために
使用されるエミュレータに関するものである。

［従来の技術］、１１ ・・１゜ ？−１０７°ｔ　′Ｖ”ｉ：＊Ｇ　Ｈ＠Ｌ　ｂ　Ｇｆ　
６”　Ｋ　９　　　ｆ、１０ブロセツナのハードウェア
およびソフトウェア　　　　　ｔｔｌのデバッグをす′
るためにエミュレータが用いられ　　　　　、：１１： １０゛６・　　　　　　　　　　　　　　　　　　　　
　　　　１．１このエミュレータは、デバッグされる被
測定マイクロプロセッサが接続されたアドレス・バス。

データ・バスおよびコントロール・バス（以下、バスと
いう。）の信号をエミュレータ本体部にある記憶装置に
記憶し、その記憶した内容を表示して動作解析を行なっ
ている。

、：（Ｄｔ＜ｌ（。、、２１１ＩＩオ、イウ。ア。ヤツ
ヶ５ア　　　；１□−夕やプログラムを被測定マイクロ
プロセッサに　　　　　：１′付属するメモリから読出
したり書込んだりする信号が伝送されており、その信号
の伝送される順序　　　　　）□にしたがって順次その
信号をエミュレータにとり込み、動作解析を行なってい
る。　　　　　　　　　　　　、１しかし、被測定マイ
クロプロセッサが、プリフェッチ動作をする場合には、
被測定マイクロプロセッサが命令の読出しと、その命令
を実行したことによって生ずるメモリの読出しあるいは
書込みのサイクルとの間に、その次の命令の読出しサイ
クルが入る。

さらに命令の読出す番地が連続でないものの場合には、
ブリフェッチ動作のため（実行する必要のない命令の読
出しも行ってしまうから、これもバス上にあられれ、エ
ミュレータの本体部に送られていた。

ここで、ブリフェッチ動作とは、マイクロプロセッサが
、命令を読出しそのつぎにその命令を実行したことによ
って生ずるメモリの読出しあるいは書込み動作をすると
いうように、シリーズに動作をするのではなく、この命
令の実行をしている間に、つぎの命令を読出す動作を並
行して行うことをいう。

したがって、ブリフェッチ動作により、処理スピードが
上がる。とくに、１６ビツトのマイクロプロセッサでは
、ブリフェッチ動作をすることができるものが多い。

［発明が解決しようとする問題点］ このようなブリフェッチ動作をするマイクロブＯｆ？ッ
＋、□８□□７、ユ９３．よ、Ｒ１’？＝　（７）Ｈｍ
　Ｉ−＆　　　　・□”・その命令の実行により生じた
メモリの読出しあるいは書込みの間に、次の命令の読出
しが入るために、バスに伝送されるままの順序でバスの
状態を表示する従来のエミュレータ（おいては、命令の
読出しと、その命令の実行により生じたメモリの読出し
あるいは書込みの相互関係が把握しにくいものとなって
いた。

また、命令の読出す番地が連続でないものの場　′合に
は、ブリフェッチ動作のために実行する必要のない命令
の読出しも行ってしまい、これもバス　　　　　ｊ・上
にあられれエミュレータの本体部に送られるか　　　　
　′５゜ら・１ミ゛′−夕０本体部１は必要０ないデー
′、１′も含めて収集し、表示するために、ざらに動作
解析を困難にしていた。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
ので、被測定マイクロプロセッサがブリフェッチ動作を
する場合でも、命令の読出しとその実行により生じたメ
モリの読出しあるいは書込みの間に入った、次の命令の
読出しは、順序を入れ替えることによって、命令の読出
しとその実行により生じたメモリの読出しあるいは書込
みの次にもってくるようにした。

また、命令の読出す番地が連続でないものの場合には、
実行する必要のない命令の読出しがエミュレータの本体
部に送られることのないようにした。それを実現するた
めに２つの番地を有する記憶回路にバス上の信号を制御
信号によって書込みし、読出すようにした。

［作用］ これによって、エミュレータの本体部には、命令の順序
にしたがって情報が送られ、実行する必要のない命令は
送られないから、エミュレータの本体部には、必要な情
報のみが命令の順序通りに表示されることとなり、迅速
で正確な動作解析が可能となった。

［実施例］ 第１図は本発明の一実施例を示す構成図であり、これに
よって説明する。

第１図において、５は被測定システムに含まれる測定対
象である被測定マイクロプロセッサ、６Ｉ：は被測定マ
イクロプロセッサ５のアクセスによって実行すべき命令
や実行した結果生ずるデータを読出したり書込んだりす
るためのメモリである。

１１は被測定マイクロプロセッサ５が接続された　　　
　　゛□アドレス・バス、データ・バスおよびコントロ
ール・バス（以下、バスという。）のアクセス信号およ
びデータ信号（以下、バスの内容という。）を取り出す
ための入力回路、１２は被測定マイクロプロセッサ５が
メモリ６の読出しを行うとき、その読出しが、命令を読
出しているのか（これを、プログラム・リファレンスと
呼ぶ。）、その命令を実行した結果生じたデータのメモ
リ６からの読出しまたはメモリ６への書込み（これを、
データ・リファレンスと呼ぶ）なのかを区別して、プロ
　　　　　・、１グラ６°す７　ｙ　Ｉｉ＞２（Ｄ場合
１プ０グラ６°す７　　　　　、。

アクセス信号Ｐを出力するためのプログラム・リファレ
ンス分離回路、１３はマイクロプロセッサ５が実行する
命令、たとえば３ワードからなる命令のうち第１ワード
目（オペコード）を検出し、検出の有無を出力するオペ
コード検出回路、１４はマイクロプロセッサ５がメモリ
６から命令を読出すとき（プログラム・リファレンス）
、プログラム・リファレンス信号Ｐを受けると同時にそ
の命令の入った番地が前に読出した命令の入っていた番
地と連続するものであるか否かを検出する連続検出回路
、１５Ａはプログラム・リファレンス分離回路１２から
のプログラム・リファレンス信号Ｐが出力された場合、
入力回路１１から出力されるバスの内容のうち、オペコ
ードとオペランド（命令の第２ワード目以降）を一方の
番地に書込み、プログラム・リファレンス信号Ｐが出力
されない場合にはデータ信号を他方の番地に書込んで記
憶するための２つの番地を有する記憶回路、１８Ａはプ
ログラム・リファレンス信＠Ｐとオペコード検出回路１
３の出力と連続検出回路１４の出力を受けて、記憶回路
１５Ａの書込アドレスＷＡと読出アドレスＲＡを出力す
るための記憶制御回路、１９は１１〜１４．Ｔ５Ａ、１
８Ａを含む本　　　　　１□）′′、１′ 発明に係わる動作解析装置を特徴づけるエミュレ　　　
　　］ｉ：：′ −タ・ユニット部である。２０は被測定マイクロ　　　
　　”゛プロセッサ５の動作状態をトレースするために
、エミュレータ・ユニット部１９の２次記憶回路１．．
１７から送られてくるバスの内容を表示することに　　
　　　１１・よって監視し、メモリ６に代えて内蔵する
メモリ１カ、よえ１．□□□い、％’ｅ’）６（Ｄｒ’
Ｍ（Ｄ　　　Ｉ計バグを修正するための表示部を有する
エミュレータ本体部（参考資料：たとえば岩通技報１．
パーソナル　エミュレータ５Ｌ−４８０２、発行所　岩
崎通信機株式会社、発行　昭和５９年６月３０日、Ｖｏ
ｌ、２３、Ｎｏ、１．１１〜１９頁）であり、　　　　
［１エミユレータ・ユニット部１９とともに一体とな　
　　　　［ｉ□１４゜ って動作解析装置を構成している。　　　　　　　　　
　　［１・（、； ［１１・ ここで、メモリ６の内部構成の一例は第５図に　　　　
　（ＩＩ示されるようになっている。各命令が、たとえ
ば、　　　　　ｌ＞１３ワードカ、らなつ工いるおき１
．よ１ワード目がオ　　　　　パ・□。

［；、ｉ ６°−１・　２ａｃｉ−ｆｆ３’７−Ｆｉｌｌ　“、ｔ
　＜　７　”、／　ｔ’　ｔ　ｈ　　　　　　　　　　
ｆ、）っている。多くの種類の命令（・・・・・・Ｍ−
１，Ｍ、　　　　　　　１Ｍ＋１・・・・・・）の各オ
ペコードや各オペランドは図示された順序でメモリ６の
連続する各番地に格納されている。

第２図は被測定マイクロプロセッサ５がブリフェッチ動
作をし命−令が連続している場合の一例であり、読出し
命令がメモリ６から読出されそれが実行されるとき、マ
イクロプロセッサ５に接続されたバスの内容がどのよう
にしてエミュレータ・ユニット部１９からエミュレータ
本体部２０に送られるかを示している。

第２図（ａ）において、記憶回路１５Ａの入力は、被測
定マイクロプロセッサ５の接続されたバスの内容がその
まま入力回路１１を介して送られてくるため、期間Ｔ１
において命令１の第１ワード目（オペコード）である“
′命令１のオベコードパと、期間Ｔ３に示した命令１の
第２ワード目以降（オペランド）である“命令１のオペ
ランド″との間に、ブリフェッチ動作によって、命令１
より以前に読出された命令を実行したために発生したメ
モリ６からの読出したデータ（またはメモリ６への書込
みデータ）である“前の命令によるメモ　　　　　′□
１ｇｅｌ・ す・リード″が期間Ｔ２において挿入されている。　　
　　　“″ざらに、期間Ｔ５において、命令１を実行し
ただめに生ずる“命令１によるメモリ・リード゛が被測
定マイクロプロセッサ５の接続されたバスにあ　　　　
　；、１゜られれる以前に、期間Ｔ４において、命令１
の次　　　　　）ゝ；ト・） に実行されるべき命令２のオペコードの読出し状態“命
令２のオペ１−ド″があられれる・期間Ｔ、ｉ６におい
て、゛命令２のオペランド゛°があられれ　　　　　賢
・１″。

る。　　　　　　　　　　　　　　　　　　　　　　　
　　、、、；この第２図（ａ）に示した記憶回路１５Ａ
の八　　　　　″“□も＼ 力が、もしも、そのままの順序でエミュレータ本　　　
　　□′ｉ：１ ’（、ＩＩ 体部２０に送られ表示されるならば、それらは、　　　
　　　；２゜ブリフェッチ動作のために、命令の順序通
りにな　　　　　Ｉ゛□っていないために、動作解析が
困難である。　　　　　　　　、′ここで、第２図（ａ
）に示した順序を入れ替えて命令の順序通りに並べ替え
て、被測定マイクロ　　　　　□、。

プロセッサ５の接続されたバスの内容がエミュレータ本
体部２０に：、ｍ６ｆする様子を第２図（ｂ）〜　　　
　　。

（ｈ）により説明する。

期間Ｔ１において、被測定マイクロプロセッサ５の接続
されたバスは、“命令１のオペコード”を読出す状態に
なっており、この命令１のオペコードは、入力回路１１
を通して記憶回路１５Ａ、プログラム・リファレンス分
離回路１２、オペコード検出回路１３および連続検出回
路１４に送られている。

プログラム・リファレンス分離回路１２はオペコードま
たはオペランドを検出してプログラム・リファレンス信
号“Ｐ”　（第２図（ｂ））を出力し、または命令によ
るメモリ・リードを検出してデータ・リファレンスと判
断したときは、プログラム・リファレンス信号゛Ｐ”を
出力しないが（第２図（ｂ）にはＤと表示）、期間Ｔ１
は“命令１のオペコード”を読出す状態であるからプロ
グラム・リファレンス状態にあり、（ｂ）に示すように
プログラム・リファレンス信号“Ｐ″を出力する。これ
によって“命令１のオペコード″は、すでに書込まれて
記憶回路１５Ａの内容となっている“前の命令のオペコ
ード゛′に替えて、記憶口（・ 路１５Ａｋ−書込まれる。　　　　　　　　　　　　　
　　　　１ｌｉｌオペコ一ド検出回路１３はオペコード
を検出すると、その出力が“’Ｈ”（レベル）となり、
オペコードを検出しないときはその出力が“Ｌ”（レベ
ル）となる。期間Ｔ１においては、オペコード検出回路
１３の出力は“Ｈ”となる（第２図（Ｃ））。

連続検出０路１１６令０人°１番地０連続性　　　　　
ｉｌｌを調べる回路で・１０グラム°リファレンス信号
　　　　　、１“Ｐ”の存在下において命令の入ってい
たメモリ　　　　　−ｉ′：・。

６における番地（第５図参照）が連続であるとき　　　
　　１；、：は“連続″の信号を出力し・不連続のとき
は“不　　　　　シ・。

連続”の信号を出力し、データリファレンス（命　　　
　　１・：ｉｌ： 令８実”″′結１生Ｕｔ；：９−１（７）％ｆ！Ｊ６′
”）　（７）　　　　　　Ｉｌｌ読出しまたはメモリ６
への書込み）のときには出　　　　　ｉ″′ｌ＝、′：
５ 力しない。したがって期間Ｔ１においては期間Ｔ　　　
　　　ｌ。

１の前の期間には命令１の前の命令のオペランド　　　
　　□（図示されてはいない）があるから、命令１のオ
　　　　　：、、［）□゛ ぺ１−ドとは連続しており（第５図参照）・連続　　　
　　１．Ｉ：検出回路１４の出力は（ｄ）に示すように
“連続９ｍ　　　　　＋、：。

となる。

プログラム・リファレンス信号“Ｐ″が出力されている
ときには記憶制御回路１８Ａは記憶回路１５Ａへの書込
アドレスと読出アドレスを前回゛Ｐ″が出力された状態
から変更する。その結果Ｔ１の前の期間とは両アドレス
は入れ替り、書込アドレスは０番地となり、読出アドレ
スは１番地となるため（第２図（ｅ））、記憶回路１５
Ａの入力は０番地に書込まれ（第２図（ｆ））、１番地
に記憶されていた“前の命令のオペランド”（第２図（
ｇ））が読出されて記憶回路１５Ａの出力となる（第２
図（ｈ））。

同様にして、期間Ｔ２においては、プログラム・リファ
レンス分離回路１２からはデータ・リファレンスが検出
されるため、プログラム・リファレンス信号“Ｐ″は出
力されず（第２図（ｂ）には“Ｄ″と表示）、オペコー
ド検出回路１３の出力はＬ゛′である。プログラム・リ
ファレンスではないために連続検出回路１４の出力はな
い。データ・リファレンスが検出されたために、記憶制
御回路１８Ａはその出力である読出アドレスＲＡを変更
せず、書込アドレスＷＡ＠読出アドレスＲＡ＆１″′］
Ｌ；ｌ′ｊｌ！ＩＣ！！１６　（＠２’＄　（ｅゝゝ・
Ｚ　（Ｄ　　　　、、！。

ｔ−９・１′！“［ｌｆ′１５Ａ１７）Ａ”ゞ１”０−
１“＃（７）　　　　ｔ：１ｓｅｃ、ｈａ″ｔ−＋＞−
ｔ＞−ｂ”　＊１ｍｔａｃｗ−ｎ゛Ｈ・２１同時に１番
地から読出されて、記憶回路１５Ａから出力される。

期間Ｔ３においても、同様にして、プログラム・リファ
レンス分離回路１２からはプログラム・リファレンス信
号“Ｐ”が出力され、オペコード　　　　　！へ検出回
路１３の出力は“し”であり、連続検出回　　　　　１
イ路１４の出力は“連続パであり、プログラム・す１ｙ
Ｌ／＞１４ＭＮ“２″“出”’；ａｎ−ｃｒｉ゛；ｂｔ
＝ａ・８己　　　　　晴、１憶制御回路１８Ａは第２図
（ｅ）に示すように書　　　　　ＩＩ。

込アドレスＷＡと読出アドレスＲＡを前のプログラム・
リファレンスのときく期間Ｔ１）と反対の値１変ゞｖ６
・００１・記憶０路１５９０人力　　　　　ｉｌｉに印
加された“命令１のオペランド″が１番地に書込ま０・
期間Ｔ１′″′０番地１込−ｚａｔ：’“命令　　　　
　′１．′１のオペコード″が読出されて記憶回路１５
Ａから出力される。

期間Ｔ４においては、プログラム・リファレンス分離回
路１２からはプログラム・リファレンス信号“Ｐ″が出
力され、オペコード検出回路１３の出力は“Ｈｔｔであ
り、連続検出回路１４の出力は“連続゛′である。プロ
グラム・リファレンス信号“Ｐ″が出力されているため
に、記憶制御回路１８Ａは書込アドレスＷＡと読出アド
レスＲＡを前回のプログラム・リファレンス時（期間Ｔ
３）とは反対の値にしく第２図（ｅ））、０番地には記
憶回路１５Ａに印加された“命令２のオペツードパを書
込み、期間Ｔ３で１番地に書込まれた゛命令１のオペラ
ンド″を読出し、記憶回路１５Ａの出力とする（第２図
（ｈ））。

期間Ｔ５においては、プログラム・リファレンス分離回
路１２からはデータ・リファレンスであるため、プログ
ラム・リファレンス信号“Ｐ″は出力されない。オペコ
ード検出回路１３の出力は″“Ｌ　ｆＴであり、プログ
ラム・リファレンスではないために、連続検出回路１４
の出力はない。プログラム・リファレンス信号“Ｐパは
出力されてい　　　　　［・０°゛ｂ゛６゛ｉ；ｔ！ｆ
ｆ１ｕ［］ｔｌｊ１８Ａ°’ｉｍＡ７ｔ’Ｌ／ＩＷ　　
　、。

Ａ（Ｄｒｉｐ＠　’ａｚ　Ｌ／　Ｔ、　ｒａｍ　７　ｔ
’　Ｌ／　２　ＲＡ　ｈｎｏ　ＣＶ　　　　１；。

る。この結果、記憶回路１５Ａに印加された“命　　　
　　１．１令１によるメモリ・リード゛は１番地に書込
まれ、　　　　　１′□同時に１番地から読出されて、
記憶回路１５Ａの出力となる。

期間Ｔ６においては、プログラム・リファレンス分離回
路１２からはプログラム・リファレンス信号“Ｐ”が出
力ざる。オペコード検出回路１３″１°゛“１″Ｔ″″
′・！１ｕｌｌ　１４　（７）ｌ）　　　　ｌｉ。

′ａ″１″″ｒ′ｙ′ａ・７’０″＞Ａｏ“）　７　？
　Ｌ／＞　２　’ｒ　　　　１ぺあるために、記憶制御
回路１８Ａは書込アドレス　　　　　ｌ１ＷＡ　＆　＠
ｍ　７　ｔ’　Ｌ／：ｌ、ＲＡ　８＠０　（７）７　Ｄ
　’ｊ７　Ａ　、’）　　　　ｌ”ｉ′□ １゛ニ ７７０２時（期間Ｔ４）と（よ反対にしく第２図　　　
　　ｔｌｊ（ｅ））、記憶回路１５Ａに印加された“命
令２のオペランド”を１番地に書込み・期間Ｔ４で０１
．１番地に書込まれた“命令２のオペコード”を読出　
　　　　１ｊ１１．１ し、記憶回路１５Ａの出力とする。　　　　　　　　　
　　　１・１以上の動作から明らかなように、第２図（
ａ　）　　　　　　１１（４゜ と（ｈ＞を比較するならば、ブリフェッチ動作によって
（ａ）の期間Ｔ１において“命令１のオペコード″が“
前の命令によるメモリ・リード゛′の前に入っていたも
のが、第２図（ｈ）の期間Ｔ３において“前の命令によ
るメモリ・リード゛′と順序を入れ替えて記憶回路１５
Ａの出力とされてエミュレータ本体部２０に命令の順序
に従った信号が送られている。

。同様にして、第２図（ａ）の期間Ｔ４において“命令
１によるメモリ・リード゛の前に現われた“命令２のオ
ペコード″は（ｈ）の期間Ｔ６において、１５Ａ記憶回
路の出力とされ、命令の順序通りに信号がエミュレータ
本体２０に送られる。

エミュレータ本体部２０における表示は、命令の読出し
から実行まで連続したものであるから動作解析が容易と
なる。

つぎに、第３図（ａ）は１ワードのジャンプ系の命令の
うちＢＲＡ（Ｂｒａｎｃｈ　　ＡｌｗａｙＳの略、マイ
クロプロセッサのジャンプ系動作の内の１つ。参考文献
：モートローラ　Ｍ６８０００　１６／３２−ＢＩＴ　
　ＭＩＣＲＯＰＲＯＣＥ　　　　　　’Ｕ′１、。

１１・ ５ＳＯＲ，Ｐｒｏｑｒａｍｍｅｒｓ　　Ｒｅｆｅ　　　
　　、。

ｒｅｎｃｅ　　Ｍａｎｕａｌ　　７７１　　第４版、１
１１１・゛ ９８４４−Ｅ−・１°−７？ｆＲ’ｒ”ｒゝ“＊５８ｎ
　６ｊｉｉ　　　　７１゜合の被測定マイクロプロセッ
サ５の接続されたバ　　　　　−：、：′□。

スの内容の１例を示しており、ジャンプされた実　　　
　　１・□ｉ・１ 行不要の命令を除いてエミュレータ本体部２０に　　　
　　ｉｊｌ送られる様子を第３図（ｂ）〜（ｈ）に示す
もの　　　　　１［（である。　　　　　　　　　　　
　　　　　　　　　　　　ｊ：！；１ 第３図において、ジャンプ命令とは、指定した　　　　
　（、：メモリ６の番地へ飛べという命令であり、ジャ
ン　　　　　１″［・ニ ブ先命令とはジャンプ命令で指定したメモリ６の　　　
　　；：ｊ・： 番地に格納された命令をいう。　　　　　　　　　　　
　　　ト□３□ａ　）　ｋニー　ｑ　ｊよう１、被測￥
、イ、。ア　　　　　１ニトロセッサ５の接続されたバ
スの内容が入力回路１１を介して記憶回路１５Ａに入力
されており、期間Ｔ１においては“ジャンプ命令１のオ
ペコード°゛が、期間Ｔ２においては“前の命令による
メモリ　　　　　ｉ’・リード”がある。期間Ｔ３には
、実際には“実　　　　　ｉ；１１・： 行されない命令２のオベコードパすなわち、ジャ　　　
　　−。

ンプしで飛び越された実行不要の命令がメモリー６にお
いてジャンプ命令１の直後に書かれているために、プリ
フェッチ動作によって記憶回路１５△の入力に印加され
ている。期間Ｔ４においては、“ジャンプ先命令３のオ
ペコード″が印加され、期間Ｔ５においては、そのジャ
ンプ先命令３のオペランドである“命令３のオペランド
゛が印加され、期間Ｔ６においては“命令４のオペコー
ド゛′が印加されている。

期間Ｔ１において、プログラム・リファレンス分離回路
１２は“ジャンプ命令１のオペコード″が印加されてい
るから、第２図の場合と同様に、第３図（ｂ）に示すよ
うにプログラム・リファレンス信号“Ｐ″を出力する。

オペコード検出回路１３は期間Ｔ１において、オペコー
ドを検出すると、（Ｃ）に示すようにＨ９９を出力する
。（ａ）の“′ジャンプ命令１のオペコードパは期間Ｔ
１の前の期間の図示されてはいない“前の命令のオペラ
ンド゛”（（ｑ）の期間Ｔ１を参照）とメモリ６におい
て格納された番地が連続であるため、連続検出回路１４
は（ｄ）に示すように“連続゛の信　　　　　１１号を
出力する。プログラム・リファレンス信号′“Ｐ”が出
力されているときは、記憶制御回路１８Ａは、書込アド
レスＷＡおよび読出アドレスＲ［。

Ａを前回のプログラム・リファレンス時とは反対　　　
　　；１・１ の値とし、記憶回路１５Ａの入力゛ジャンプ命令　　　
　　１１のオペコードパは０番地に書込まれ、１番地か
、１よ・・ゎ（７）＊　＠　（７）オ、ウラ、・・５□
８．２１１：；１ 回路１５Ａの出力とされる（第３図（ｈ））。　　　　
　　１１１ＱｆＤＴ２　ｃａｂｚｘｏ“・７°″６°”
）　７　？　１７　”、／　　　１．□ス分離回路１２
からは、データ・リファレンスが　　　　　・′：＠ヵ
。わ。、ア。ツウＡ　、’）　’７　？ウアユ１４３　
　　′１゛Ｐ″は出力されない。オペコード検出回路１
３　　　　　°１の出力′１“Ｌ″′ある・データ゛リ
ファレンスが　　　　　５゜検出されているために、連
続検出回路１４の出力はなく、データ・リファレンスで
あるために、書込アドレスＷＡのみが反転して読出アド
レスと同　　　　　□、。。、１，１□１５ＡＯ１１ｆ
ｔ！！１カ。８−１“前の命令によるメモリ・リード″
が書込まれ出　　　　　；１力される。

期間Ｔ３においては、プログラム・リファレンス分離回
路１２からはプログラム・リファレンス信号゛Ｐ”が出
力され、オペコード検出回路１３の出力はＨ”である。

ジャンプ命令１と実行されない命令２とはメモリ６にお
いて連続した番地に記憶されているから、連続検出回路
１４の出力は“連続゛′である。プログラム・リファレ
ンスであるために、記憶制御回路１８Ａは、書込アドレ
スＷＡと読出アドレスＲＡを前回のプログラム・リファ
レンス時（期間Ｔ１）とは反対の値に変更しく第３図（
ｅ））、記憶回路１５Ａに印加されている“実行されな
い命令２のオペコード°゛を１番地に書込み、期間Ｔ１
で０番地に書込まれた“ジャンプ命令１のオペコード”
を記憶回路１５Ａは出力する。

期間Ｔ４においては、プログラム・リファレンス分離回
路１２からは、プログラム・リファレンス信号゛Ｐ″が
出力ざる。オペコード検出回路１３の出力はＨ°′であ
る。ジャンプ先命令３は、メモリ６に記憶されている番
地が実行されない命令２の番地とは連続したものとなっ
ていないため　　　　　１：：に、連続検出回路１４は
“不連続′°を出力する。　　　　　ｊ・１：： プログラム・リファレンス信号“ｐ　ｔｏを受けても、
それと同時に“不連続″が印加された記憶制御回路１８
Ａ“前の命令（期間Ｔ３Ｇ″印加された命　　　　、］
、１・令、すなわち、“実行されない命令２のオペコー
ド”）を調べ、それがオペコードであった場合は、書込
アドレスＷＡと読出アドレスＲＡを変更しな　　　　ｌ
’、ｌ・い。このため期間Ｔ３で１番地に書込まれた“
実””；！　ｔ’Ｌ％（／’′″’？ｓ　２　（７）：
ｔ＜°−Ｈ”ｔ“ｔｉＨｉ６ｎ”　　１．・“ジャンプ
先命令３のオペコードパとなり、記憶　　　　１１回路
１５Ａの出力は、期間Ｔ３にひきつづいて　　　　　：
１“ジャンプ命令１のオペコード”を出力する。　　　
　　　：１“不連続”であっても、かりに前の命令（期
間　　　　　］：３に印加された命令）がオペコードで
ない場合、　　　　　；１あるいは“連続”な場合には
記憶制御回路１白Ａは動作して、書込アドレスＷＡと読
出アドレスロケｃ、ｔゎ。ア。、ｊ５６．、ワア、ツユ
。お、よヮ、。　　ＩＩ□・１ 値に変更される。

この動作によって“実行されない命令２のオペ］−ドは
記憶回路１５Ａの出力とはならない。

期間Ｔ５においては、プログラム・リファレンス分離回
路１２からはプログラム・リファレンス信号“′Ｐ°゛
が出力さる。オペコード検出回路１３の出力は“Ｌ”で
ある。“命令３のオペランド゛′は゛ジャンプ先命令３
のオペコードパとメモリ６における番地が連続であるか
ら（第５図参照）連続検出回路１４は゛連続”を出力し
、プログラム・リファレンス信号“Ｐ”が出力されてい
るために記憶￥１ｉ１１１回路１８Ａは、書込アドレス
ＷＡと読出アドレスＲＡを前回のプログラム・リファレ
ンス時（期間Ｔ４）とは反対の値に変更し、０番地に“
命令３のオペランド″を書込み、１番地からは期間Ｔ４
において書込まれた“ジャンプ先命令３のオペコード″
を読出し出力する。

期間Ｔ６においては、プログラム・リファレンス分離回
路１２からはプログラム・リファレンス信号“Ｐ′′が
出力される。オペコード検出回路１３の出力は“Ｈ′′
である。命令４は命令３と連続しているから連続検出回
路１４の出力は“連続°′である。期間Ｔ５と同様にし
て、入力された“命令４のオペコード”　ｈ＜　１番地
に書込まれ、０番地からは期間Ｔ５で書込まれた“命令
３のオペランド″が出力される。

このようにして、被測定マイクロプロセッサ５の接続さ
れたバスにブリフェッチ動作におけるＢＲＡ動作によっ
て生じた“実行されない命令２のオペコード″は記憶回
路１５Ａの出力とはならずエミュレータ本体部２０には
送られないから、動作解析が容易となる。

以上、第２図および第３図に示した動作を第４図のフロ
ーチャートにより、説明する。

記憶回路１５Ａの入力である被測定マイクロプロセッサ
５の接続されたバスの信号は、命令のオペコードまたは
オペランドであるプログラム・リファレンスか否かをプ
ログラム・リファレンス分離回路１２が判断する（ＳＴ
ＥＰ９１）。

プログラム・リファレンスであると判断されると（ＳＴ
ＥＰ９１Ｙ）　、プログラム・リファレンス信号Ｐがプ
ログラム・リファレンス分離回路１２から出力される。

プログラム・リファレンスでない場合には（ＳＴＥＰ９
１Ｎ＞、データ・リファレンスと判断し、プログラム・
リファレンス信号Ｐはプログラム・リファレンス分離回
路１２から出力されない。

プログラム・リファレンスと判断されると（ＳＴＥＰ９
１Ｙ）、プログラム・リファレンスが連続か否かを連続
検出回路１４が判断しく５ＴＥＰ９２）、連続な６　（
ＳＴＥＰ９２Ｙ）、ｍ込７ドレスＷＡと読出アドレスＲ
Ａの前回のプログラム・リファレンス時からの変更を記
憶制御回路１８Ａが行なう。（ＳＴＥＰ９５）。不連続
ならば（ＳＴＥＰ９２Ｎ）、前の命令がオペコードか否
かを判断しく５ＴＥＰ９４）、オペコードでないなら（
ＳＴＥＰ９４Ｎ）書込アドレスＷＡと読出アドレスＲＡ
を前回プログラム・リファレンスを検出した時とは反対
の値に変更する（ＳＴＥＰ９５）。

前の命令を調べて、それがオペコードであったならば（
ＳＴＥＰ９４Ｙ）　、書込アドレスＷＡおよび読出アド
レスＲＡは変更しない（ＳＴＥＰ９６）。

デー９°’Ｊ７ｙＬ、ｔ″′１ｆｆｉ“検出ａ　ｈ　ｔ
＝　ｓ合１１　　　　　　：（ＳＴＥＰ９１響）、書込
アドレスＷＡのみを変更して読出アドレスＲＡと同じ値
とする（ＳＴＥＰ９３）・　　　　　　　　　　　　　
　　　：つぎに書込アドレスＷＡが示す記憶回路１５Ａ
　　　　　　：、）。いヵ、ゎえい８゜い、８工、、９
□、　　　１し 、読出アドレスＲＡが示す記憶回路１５Ａの番地の内容
を読出し出力する（ＳＴＥＰ９８）。

８′！１”１５Ａ、？）”Ｊｊ”ａｎｔｔ＜）、（Ｄｒ
＠Ｇ“６　　　：令の順序通りにエミュレータ本体部２
０へ送出される（ＳＴＥＰ９９）。

そこで次のバスの内容の分析に入り、以上に説　　　　
　：明した動作がくり返される　　　　　　　　　　　
　　　　　：□ ［発明の効果］ 以上の説明から明らかなようにブリフェッチ動作によっ
てバス上の信号の順序が命令の順序通りＦ　ｈ　＜　ｉ
’　６　、　＊　ｔ；−・’Ｒｈ”ｆ’＊’）＊＠ｔｆ
ｉ　＠　＊　ｈＴ°゛　　　［でも、不要な命令を排除
して、命令通りの順序に　　　　　１入れ替えてエミュ
レータ・ユニット部からエミュレータ本体部に信号を送
り表示するもので、不要な命令によって誤った処理作業
が開始されてしまうこともなくなり動作解析が容易とな
り、マイクロプロセッサのハードウェアおよびソフトウ
ェアの迅速なデバッグが可能となるので、本発明の効果
は極めて大きい。

【図面の簡単な説明】

第１図は本発明の装匠の構成を示すブロック図、第２図
および第３図は第１図に示した本装置の動作説明図、第
４図は本装置における信号の処理される手順を示すフロ
ーチャート、第５図はメモリ６の内部構成を示す図であ
る。 ５・・・被測定マイクロプロセッサ ６・・・メモリ　　　　　　１１・・・入力回路１２・
・・プログラム・リファレンス分離回路１３・・・オペ
コード検出回路 １４・・・連続検出回路　　１５Ａ・・・記憶回路１８
Ａ・・・記憶制御回路 １９・・・エミュレータ・ユニット部 ２０・・・エミュレータ本体部。

Claims (2)

【特許請求の範囲】
1. （１）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするアクセス信号およびデータ信号で
   あるバス信号のうち、命令を書込んであるオペコードと
   オペランドのいずれかを検出するためのプログラム・リ
   ファレンスにより前記オペコードとオペランドのいずれ
   かを検出したときには、その検出されたオペコードとオ
   ペランドのいずれかを書込んである前記メモリにおける
   番地が、前記命令の前の命令を書込んである前記メモリ
   における番地に連続であるか否かを判断し、連続である
   場合には、書込みをすべき書込番地と、読出番地のいず
   れにも使用可能な２つの番地を有する記憶回路の書込番
   地と読出番地を、前にプログラム・リファレンスによっ
   てオペコードとオペランドのいずれかを検出したときの
   書込番地と読出番地を入れ替えたものに変更し、前記バ
   ス信号を前記変更後の書込番地に書込み、すでに書込ん
   である情報を前記変更後の読出番地から読出し、 前記プログラム・リファレンスによってオペコードとオ
   ペランドのいずれをも検出しなかったときには、前記記
   憶回路の書込番地を変更して読出番地と同じくし、この
   変更後の書込番地に前記バス信号を書込み、この書込番
   地と同じである読出番地からこの書込まれた情報を読出
   し、 前記連続であるか否かの判断において、不連続と判断し
   た場合には、前の命令がオペコードであったか、オペラ
   ンドであったかを調べ、オペコードであったなら、前記
   記憶回路における書込番地と読出番地を変更せずに、書
   込番地に書込みをし、読出番地からすでに書込まれてい
   る情報を読出し、前記前の命令がオペコードであったか
   オペランドであったかを調べた結果がオペランドであっ
   た場合には、前記記憶回路の書込番地と読出番地を変更
   して変更後の書込番地に印加されている前記バス信号を
   書込み、変更後の読出し番地からすでに書込まれた情報
   を読出すことを特徴とするマイクロプロセッサの動作解
   析方法。
2. （２）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするための命令を書込まれたオペコー
   ドとオペランドとデータ信号を含むバス信号をとり出す
   ための入力手段と、前記オペコードとオペランドのいず
   れかを検出したときにプログラム・リファレンス信号を
   出力するためのプログラム・リファレンス分離手段と、
   前記オペコードを検出するためのオペコード検出手段と
   、 前記命令を書込んである前記メモリにおける番地が、前
   記命令の前の命令を書込んである前記メモリにおける番
   地に連続しているか不連続であるかを検出し連続信号お
   よび不連続信号を出力するための連続検出手段と、 書込番地信号によって指示された書込番地に前記入力手
   段の出力を書込み、読出番地信号によって指示された読
   出番地に書込まれている情報を読出すための、前記書込
   番地および前記読出番地のいずれにも使用可能な２つの
   番地を有する記憶手段と、 前記プログラム・リファレンス信号と前記連続信号を受
   けた場合は前記書込番地および読出番地を前回のプログ
   ラム・リファレンスを検出したときとは反対に変更する
   ための前記書込番地信号および読出し番地信号を出力し
   、前記プログラム・リファレンス信号を受けない場合は
   、前記書込番地を変更して前記読出番地と同一とするた
   めの前記書込番地信号と読出番地信号を出力し、前記プ
   ログラム・リファレンス信号と前記不連続信号とを受け
   、前記オペコード検出手段が前の命令においてオペコー
   ドを検出していた場合は、前記書込番地と読出番地を変
   更しないための前記書込番地信号と読出番地信号を出力
   し、前記プログラム・リファレンス信号と前記不連続信
   号とを受け、前記オペコード検出手段が前の命令におい
   てオペコードを検出していなかった場合は前記書込番地
   と読出番地を前回のプログラム・リファレンスを検出し
   たときとは反対に変更するための前記書込番地信号と読
   出番地信号を出力する記憶制御手段とを含むエミュレー
   タ・ユニット部と、 前記エミュレータ・ユニット部に含まれた前記記憶手段
   の出力を受けて表示するためのエミュレータ本体部とを
   具備することを特徴とするマイクロプロセッサの動作解
   析装置。