JPS6246488A - メモリのリフレツシユ制御方式 - Google Patents
メモリのリフレツシユ制御方式Info
- Publication number
- JPS6246488A JPS6246488A JP60184289A JP18428985A JPS6246488A JP S6246488 A JPS6246488 A JP S6246488A JP 60184289 A JP60184289 A JP 60184289A JP 18428985 A JP18428985 A JP 18428985A JP S6246488 A JPS6246488 A JP S6246488A
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- JP
- Japan
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- memory
- access
- refresh
- cpu
- hidden
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の、利用分野〕
本発明はメモリのリフレッシュ制御方式に係り、特に、
メモリアクセスと競合することなくアクセス効率の良い
メモリ′リフレッシュ制御方式に関する。
メモリアクセスと競合することなくアクセス効率の良い
メモリ′リフレッシュ制御方式に関する。
マイクロコンピュータ等のメモリとして使用されている
ダイナミックメモリ （以下、ＤＲＡＭという）は、そ
の使用にあたり、記憶内容保持のために定期的なりフレ
ッシュが必要となる。
ダイナミックメモリ （以下、ＤＲＡＭという）は、そ
の使用にあたり、記憶内容保持のために定期的なりフレ
ッシュが必要となる。
リフレッシュ制御回路の方式としてはインテル社のＤＲ
ＡＭコントローラ（以下、ＤＲＡＭＣという）ＩＣ，ｉ
８２０３に採用されている方式が一般的である。この
ＩＣの詳細なデータは、例えば、下記の文献に示されて
いる。
ＡＭコントローラ（以下、ＤＲＡＭＣという）ＩＣ，ｉ
８２０３に採用されている方式が一般的である。この
ＩＣの詳細なデータは、例えば、下記の文献に示されて
いる。
インテル社［マイクロシステム コンポーネント ハン
ドブック マイクロプロセッサ＆周辺素子組第２巻Ｊ
（Ｍｉｃｒｏｓｙｓｔｅｍ Ｃｏｍｐｏｎｅｎｔｓ Ｈ
ａ −ｎｄｂｏｏｋ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ
ａｎｄ ｐｅｒｉｐｈｅｒａｌｓｖｏｌｕｍｅｌＩ
） さて、１８２０３では、内部にリフレッシュ周期計数用
のタイマとリフレッシュとアクセスの競合判定回路とを
有し、ＤＲＡＭのリフレッシュを一定周期毎に自動的に
行なう。このリフレッシュ動作中はバスマスタはメモリ
をアクセスできない。
ドブック マイクロプロセッサ＆周辺素子組第２巻Ｊ
（Ｍｉｃｒｏｓｙｓｔｅｍ Ｃｏｍｐｏｎｅｎｔｓ Ｈ
ａ −ｎｄｂｏｏｋ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ
ａｎｄ ｐｅｒｉｐｈｅｒａｌｓｖｏｌｕｍｅｌＩ
） さて、１８２０３では、内部にリフレッシュ周期計数用
のタイマとリフレッシュとアクセスの競合判定回路とを
有し、ＤＲＡＭのリフレッシュを一定周期毎に自動的に
行なう。このリフレッシュ動作中はバスマスタはメモリ
をアクセスできない。
リフレッシュ動作は、１２μｓ〜１６μＳ周期で行なわ
れているため、パスマスタ忙よるアクセス間隔が１μｓ
であるとすれば、メモリアクセスの最頻時にはメモリア
クセスとリフレッシュの競合によりアクセス効率が１／
１２〜１〜１６低下する。また汎用ＬＳＩであり多くの
機能を持っているため高価である。一方、ディスクリー
ト素子で組むには回路規模が大きくなりすぎる欠点があ
る。
れているため、パスマスタ忙よるアクセス間隔が１μｓ
であるとすれば、メモリアクセスの最頻時にはメモリア
クセスとリフレッシュの競合によりアクセス効率が１／
１２〜１〜１６低下する。また汎用ＬＳＩであり多くの
機能を持っているため高価である。一方、ディスクリー
ト素子で組むには回路規模が大きくなりすぎる欠点があ
る。
このアクセス効率の低下を防止するために、ヒドウンリ
フレッシュというリフレッシュの可能なりＲＡＭが発表
されている。ヒドウンリフレッシュとは、パスマスタに
よるメモリアクセスにリフレッシュサイクルを組み込む
ことで、バスマスタのメモリアクセスとリフレッシュの
競合によるアクセス効率の低下をなくそうというもので
ある。
フレッシュというリフレッシュの可能なりＲＡＭが発表
されている。ヒドウンリフレッシュとは、パスマスタに
よるメモリアクセスにリフレッシュサイクルを組み込む
ことで、バスマスタのメモリアクセスとリフレッシュの
競合によるアクセス効率の低下をなくそうというもので
ある。
ただし、ヒドウンリフレッシュを行なえば、ア″９″″
″が“１７１／７’７５″″′（″を含むた
・。
″が“１７１／７’７５″″′（″を含むた
・。
め、メモリアクセスに、要する時間は長くなるが、
ｌ□ 通常・ｌ −Ｅ ＩＪ （ｉＤ ７１−ｋ ｘ時間１″
も／＜２ ？ ２ ｐか １らのアクセス間
隔の方が長いので、アクセス時間 １： □ の増大はアクセス効率に影響を与えない。
：ところが、ヒドウンリフレッシュはパスマス
タのアクセスに付随してメモリをリフレッシュするから
、メモリは常にバスマスタからアクセスされていなけれ
ばならず、独立したメモリブロックを有す７．、ｙｘｆ
”７は使用″″′！″“問題があ６・
１〔８”００的〕
：本発明の目的は、各々のパスマスタのメモリアク
セスの効率を向上させるとともに、回路を簡略化できる
ゝりの効率的なリフｖ７−、ｙ：ｓ−制御方式
、。
ｌ□ 通常・ｌ −Ｅ ＩＪ （ｉＤ ７１−ｋ ｘ時間１″
も／＜２ ？ ２ ｐか １らのアクセス間
隔の方が長いので、アクセス時間 １： □ の増大はアクセス効率に影響を与えない。
：ところが、ヒドウンリフレッシュはパスマス
タのアクセスに付随してメモリをリフレッシュするから
、メモリは常にバスマスタからアクセスされていなけれ
ばならず、独立したメモリブロックを有す７．、ｙｘｆ
”７は使用″″′！″“問題があ６・
１〔８”００的〕
：本発明の目的は、各々のパスマスタのメモリアク
セスの効率を向上させるとともに、回路を簡略化できる
ゝりの効率的なリフｖ７−、ｙ：ｓ−制御方式
、。
を提供することである。
〔発明の概要〕１゜
ＣＰＵのプログラムの実行に当っては、メモリからのプ
ログラムの７エツチが不可欠であり、ヒドウンリフレッ
シュはＣＰＵＫよるメモリアクセスに付随して行なわれ
る。そこで、本発明では、複数のメモリ群のうちいずれ
かのメモリがアクセスされているときに、アクセスされ
ていないメモリについても、パスを切シ離した状態で、
リード動作とそれに付随したヒドウンリフレッシュヲ行
ナイ、複数のメモリ群すべてをリフレッシュする方式を
提案する。
ログラムの７エツチが不可欠であり、ヒドウンリフレッ
シュはＣＰＵＫよるメモリアクセスに付随して行なわれ
る。そこで、本発明では、複数のメモリ群のうちいずれ
かのメモリがアクセスされているときに、アクセスされ
ていないメモリについても、パスを切シ離した状態で、
リード動作とそれに付随したヒドウンリフレッシュヲ行
ナイ、複数のメモリ群すべてをリフレッシュする方式を
提案する。
以下、本発明の一実施例を第１図〜第４図を用いて説明
する。第１図は本実施例のブロック図である。図におい
て、ＣＰＵＡｌとＣＰＵＢ２とが競合判定３、共有メモ
リ制御４１１：介して共有メモリ５を共有している。Ｃ
ＰＵＡ１は共有メモリ５をプログラムエリアとして用い
、入出力ｌ１０Ａ８等を有する。ＣＰＵＢ ２は、プロ
グラムエリアとしてプログラムメモリ７とそのためのプ
ログラムメモリ制御６、データエリアとしてのデータメ
モリ１１とそのためのデータメモリ制御１０、入出力ｌ
１０Ｂ９等を有する。共有メモリはＣＰＵＡ１のプログ
ラムエリアとして使用されるとともに、ＣＰＵＡｌとＣ
ＰＵＢ２間のデータ授受にも用いられる。本実施例で使
用しているＤＲＡＭは、４ｍｓに２５６回のリフレッシ
ュを必要とするものである。 ′ 第２図Ａ、第２図Ｂは通常のメモリアクセスとヒドウン
リフレッシュを行なった場合のメモリアクセスを示す図
で、第２図人の通常のメモリアクセスでは、ロクアドレ
スストロー７”（ＲＡ８）信号の立ちさがりでロウアド
レス■を与え、カラムアドレスストローブ（ＣＡＳ）信
号の立ちさがりでカラムアドレス■を与える。この時、
Ｒ，Ａｓ信号についてはＲＡＳ信号幅をＴＲとし、ＲＡ
Ｓ信号プリチャージ幅ｔＴｐとすれば、１回のアクセス
のメモリ占有時間は、ＴＣ１＝ＴＲ＋ＴＰとなる。
する。第１図は本実施例のブロック図である。図におい
て、ＣＰＵＡｌとＣＰＵＢ２とが競合判定３、共有メモ
リ制御４１１：介して共有メモリ５を共有している。Ｃ
ＰＵＡ１は共有メモリ５をプログラムエリアとして用い
、入出力ｌ１０Ａ８等を有する。ＣＰＵＢ ２は、プロ
グラムエリアとしてプログラムメモリ７とそのためのプ
ログラムメモリ制御６、データエリアとしてのデータメ
モリ１１とそのためのデータメモリ制御１０、入出力ｌ
１０Ｂ９等を有する。共有メモリはＣＰＵＡ１のプログ
ラムエリアとして使用されるとともに、ＣＰＵＡｌとＣ
ＰＵＢ２間のデータ授受にも用いられる。本実施例で使
用しているＤＲＡＭは、４ｍｓに２５６回のリフレッシ
ュを必要とするものである。 ′ 第２図Ａ、第２図Ｂは通常のメモリアクセスとヒドウン
リフレッシュを行なった場合のメモリアクセスを示す図
で、第２図人の通常のメモリアクセスでは、ロクアドレ
スストロー７”（ＲＡ８）信号の立ちさがりでロウアド
レス■を与え、カラムアドレスストローブ（ＣＡＳ）信
号の立ちさがりでカラムアドレス■を与える。この時、
Ｒ，Ａｓ信号についてはＲＡＳ信号幅をＴＲとし、ＲＡ
Ｓ信号プリチャージ幅ｔＴｐとすれば、１回のアクセス
のメモリ占有時間は、ＴＣ１＝ＴＲ＋ＴＰとなる。
コレニ対し、第２図Ｂのヒドウンリフレッシュを打力う
メモリアクセスでは、ロタアドレスストローブ（ＲＡＳ
）信号の立ちさがシでロウアドレス■を与え、カラムア
ドレスストローブ（ＣＡＳ）信号の立ちさがりでカラム
アドレス■を与え、ＣＡｓ信号がＬ レベルの間にＲＡ
ＳＡｓ信号に立ちあげて再び立ちさげる時にリフレッシ
ュアドレス■を与え、メモリからのデータ読み出し中に
リフレッシュを行なう。ただし、この時ＲＡＳ信号幅と
ＲＡＳ信号プリチャージ時間は、第２図Ａの場合と同じ
だけ必要であるため、１回のアクセスのメモリ占有時間
は、ＴＣ２＝ＴＲ＋ＴＰ＋ＴＲ＋Ｔｐ”２Ｔｃｌとなる
。本実施例では、リフレッシュアドレスカウンタを内蔵
したＤＲＡＭｔ−用いることでアドレス切替をロワアド
レスとカラムアドレスだけとし、簡略化している。
メモリアクセスでは、ロタアドレスストローブ（ＲＡＳ
）信号の立ちさがシでロウアドレス■を与え、カラムア
ドレスストローブ（ＣＡＳ）信号の立ちさがりでカラム
アドレス■を与え、ＣＡｓ信号がＬ レベルの間にＲＡ
ＳＡｓ信号に立ちあげて再び立ちさげる時にリフレッシ
ュアドレス■を与え、メモリからのデータ読み出し中に
リフレッシュを行なう。ただし、この時ＲＡＳ信号幅と
ＲＡＳ信号プリチャージ時間は、第２図Ａの場合と同じ
だけ必要であるため、１回のアクセスのメモリ占有時間
は、ＴＣ２＝ＴＲ＋ＴＰ＋ＴＲ＋Ｔｐ”２Ｔｃｌとなる
。本実施例では、リフレッシュアドレスカウンタを内蔵
したＤＲＡＭｔ−用いることでアドレス切替をロワアド
レスとカラムアドレスだけとし、簡略化している。
第３図Ａは１８２０３等におけるリフレッシュを示した
もので約１２μｓ毎にメモリに対するリフレッシュ要求
が出され、そのリフレッシュ要求トバスマスタによるメ
モリアクセス要求が重なった時にバスマスタのメモリア
クセスに対するアクセス遅延時間Ｔｄを生じアクセス効
率を低下させる。
もので約１２μｓ毎にメモリに対するリフレッシュ要求
が出され、そのリフレッシュ要求トバスマスタによるメ
モリアクセス要求が重なった時にバスマスタのメモリア
クセスに対するアクセス遅延時間Ｔｄを生じアクセス効
率を低下させる。
これに対し、本実施例では、バスマスタによるメモリア
クセス間隔ＴＡＣとメモリ占有時間ＴＡの関係を、第３
図Ｂに示す如く、ＴＡＣ＞ＴＡ’となるようにシステム
を構成しであるので、ヒトクンリフレッシュによりバス
マスタのメモリ占有時間が増加してもメモリアクセス効
率の低下は生じない。
クセス間隔ＴＡＣとメモリ占有時間ＴＡの関係を、第３
図Ｂに示す如く、ＴＡＣ＞ＴＡ’となるようにシステム
を構成しであるので、ヒトクンリフレッシュによりバス
マスタのメモリ占有時間が増加してもメモリアクセス効
率の低下は生じない。
先に述べたように本実施例で使用しているＤＲＡＭは４
ｍｓに２５６回のリフレッシユヲ必要とする。五８２０
３では内蔵タイマにより時間管理しリフレッシュ条件を
確保しているが、本実施例ではバスマスタのメモリアク
セスに付随してメモリければならず、ＣＰＵのホルト状
態（停止状態）は禁止されている。
ｍｓに２５６回のリフレッシユヲ必要とする。五８２０
３では内蔵タイマにより時間管理しリフレッシュ条件を
確保しているが、本実施例ではバスマスタのメモリアク
セスに付随してメモリければならず、ＣＰＵのホルト状
態（停止状態）は禁止されている。
本実施例ではＣＰＵＡｌとＣＰＵＢ２の２つのバスマス
タを有する。共有メモリは、ＣＰＵＡｌがリフレッシュ
し、プログラムメモリとデータメモリは、ＣＰＵＢ２が
リフレッシュしている。
タを有する。共有メモリは、ＣＰＵＡｌがリフレッシュ
し、プログラムメモリとデータメモリは、ＣＰＵＢ２が
リフレッシュしている。
ＣＰＵＢ２によるメモリアクセス時には、常にプログラ
ムメモリ制御６あるいはデータメモリ制御１１を介して
プログラムメモリ７あるいはデータメモリ１１にアクセ
ス要求がなされる。各々のメモリ制御は、そのアクセス
が自分の制御するメモリに対するアクセスでなければ、
そのアクセスがリードアクセスでもライトアクセスでも
、自分の制御するメモリに対してはリードアクセスとし
て動作し、さらに、自分の制御するメモリのデー、Ｊパ
、’４−ＣＰＵＢ２のバスから分離する。（メモリをダ
ミーリードする。） こうすると、プログラムフェッチ時には、プログラムメ
モリ７はメモリアクセスに伴うヒトクンリフレッシュで
、データメモリ１１はダミーリードに伴うヒトクンリフ
レッシュで、リフレッシュされる。データメモリアクセ
ス時には、データメモリ１１はメモリアクセスに伴うヒ
トクンリフレッシュで、プログラムメモリ７はダミーリ
ードに伴うヒトクンリフレッシュで、リフレッシュされ
る。共有メモリ５アクセス時には、プログラムメモリも
データメモリも、ダミーリードに伴うヒトクンリフレッ
シュで、リフレッシュされる。
ムメモリ制御６あるいはデータメモリ制御１１を介して
プログラムメモリ７あるいはデータメモリ１１にアクセ
ス要求がなされる。各々のメモリ制御は、そのアクセス
が自分の制御するメモリに対するアクセスでなければ、
そのアクセスがリードアクセスでもライトアクセスでも
、自分の制御するメモリに対してはリードアクセスとし
て動作し、さらに、自分の制御するメモリのデー、Ｊパ
、’４−ＣＰＵＢ２のバスから分離する。（メモリをダ
ミーリードする。） こうすると、プログラムフェッチ時には、プログラムメ
モリ７はメモリアクセスに伴うヒトクンリフレッシュで
、データメモリ１１はダミーリードに伴うヒトクンリフ
レッシュで、リフレッシュされる。データメモリアクセ
ス時には、データメモリ１１はメモリアクセスに伴うヒ
トクンリフレッシュで、プログラムメモリ７はダミーリ
ードに伴うヒトクンリフレッシュで、リフレッシュされ
る。共有メモリ５アクセス時には、プログラムメモリも
データメモリも、ダミーリードに伴うヒトクンリフレッ
シュで、リフレッシュされる。
共有メモリ５は、ＣＰＵＡ１のアクセスにのみ伴つヒド
ウンリフレッシュによりリフレッシュされ、ＣＰＵＢ２
によるアクセスにはヒトクンリフレッシュには付随しな
い。
ウンリフレッシュによりリフレッシュされ、ＣＰＵＢ２
によるアクセスにはヒトクンリフレッシュには付随しな
い。
第４図はＣＰＵＡｌとＣＰＵＢ２の共有メモリに対する
アクセスが競合した時の、各々のＣＰＵの待ち時間を示
す説′明図である。第４図Ａは、ＣＰＵＡ１．ＣＰＵＢ
２両者のメモリアクセスにヒトクンリフレッシュが伴う
場合、第４図Ｂは、ＣＰＵＡ１のメモリアクセスの場合
にのみヒトクンリフレッシュが行なわれる場合を示す。
アクセスが競合した時の、各々のＣＰＵの待ち時間を示
す説′明図である。第４図Ａは、ＣＰＵＡ１．ＣＰＵＢ
２両者のメモリアクセスにヒトクンリフレッシュが伴う
場合、第４図Ｂは、ＣＰＵＡ１のメモリアクセスの場合
にのみヒトクンリフレッシュが行なわれる場合を示す。
メモリのアクセス時間をＴ。、リフレッシュ時間？ Ｔ
−ｔとすれば、ＣＰＵＡｌ、ＣＰＵＢ２両者のメモリ
アクセスにヒドウンリフレツシユが伴う場合の、ＣＰＵ
Ａｌ 、ＣＰＵＢ２のメモリ占有時間Ｔ−、Ｔａ Ｆｉ
、どちらも（Ｔ−＋Ｔ、ｔ ）となる。
−ｔとすれば、ＣＰＵＡｌ、ＣＰＵＢ２両者のメモリ
アクセスにヒドウンリフレツシユが伴う場合の、ＣＰＵ
Ａｌ 、ＣＰＵＢ２のメモリ占有時間Ｔ−、Ｔａ Ｆｉ
、どちらも（Ｔ−＋Ｔ、ｔ ）となる。
これに対し、ＣＰＵＡｌのメモリアクセスの場合にのみ
ヒドウンリフレツシユが行なわれる場合には、ＣＰＵＡ
ｌのメモリ占有時間Ｔｈは（Ｔ、、＋Ｔ１．）、ＣＰＵ
Ｂ２のメモリ占有時間ＴＩは、ＴａｅとなってＣＰＵＢ
２のメモリ占有時間が短くなシ、結果としてＣＰＵＡｌ
とＣＰＵＢ２の共有メモリに対するアクセスが競合した
時のＣＰＵＡ１の待ち時間が少なくなる。ＣＰＵＢ２は
共有メモ１Ｊ５ｔ−ｃＰＵＡｌとのデータ授受用に用い
、プログラムメモリ、データメモリは別個に持っている
から、ＣＰＵＡｌとＣＰＵＢ２の共有メモリ５に対する
アクセスの競合も最小にできる。
ヒドウンリフレツシユが行なわれる場合には、ＣＰＵＡ
ｌのメモリ占有時間Ｔｈは（Ｔ、、＋Ｔ１．）、ＣＰＵ
Ｂ２のメモリ占有時間ＴＩは、ＴａｅとなってＣＰＵＢ
２のメモリ占有時間が短くなシ、結果としてＣＰＵＡｌ
とＣＰＵＢ２の共有メモリに対するアクセスが競合した
時のＣＰＵＡ１の待ち時間が少なくなる。ＣＰＵＢ２は
共有メモ１Ｊ５ｔ−ｃＰＵＡｌとのデータ授受用に用い
、プログラムメモリ、データメモリは別個に持っている
から、ＣＰＵＡｌとＣＰＵＢ２の共有メモリ５に対する
アクセスの競合も最小にできる。
本実施例によれば、メモリリフレッシュとメモリアクセ
スの競合判定回路、リフレッシュ周期計数用タイマが不
要となシ、回路が簡略化される。
スの競合判定回路、リフレッシュ周期計数用タイマが不
要となシ、回路が簡略化される。
また、メモリアクセスとメモリリフレッシュの競合がな
くなるのでアクセス効率が向上する。
くなるのでアクセス効率が向上する。
ＣＰＵＡｌとＣＰＵＢ２の共有メモリアクセス競合時に
はＣＰＵＢ２のメモリ占有時間が短縮されるため、ＣＰ
ＵＡｌのアクセス効率が向上する。
はＣＰＵＢ２のメモリ占有時間が短縮されるため、ＣＰ
ＵＡｌのアクセス効率が向上する。
また、ＣＰＵＢ２から見た共有メモリ４をデータ授受用
としたことで、ＣＰＵＡ１とＣＰＵＢ２の共有メモリア
クセス競合の発生をデータ授受時のみに限定できる。さ
らに、ＣＰＵＡｌから見た共有メモリ５をプログラムメ
モリ兼データ授受用メモリとし、メモリブロックを統合
し回路を簡略化できる。
としたことで、ＣＰＵＡ１とＣＰＵＢ２の共有メモリア
クセス競合の発生をデータ授受時のみに限定できる。さ
らに、ＣＰＵＡｌから見た共有メモリ５をプログラムメ
モリ兼データ授受用メモリとし、メモリブロックを統合
し回路を簡略化できる。
本発明によれば、バスマスタによるメモリアクセス効率
全向上させるとともに、回路を簡略化できるメモリの効
率的なリフレッシュ制御方式が得られる。。
全向上させるとともに、回路を簡略化できるメモリの効
率的なリフレッシュ制御方式が得られる。。
第１図は本発明の一実施例のブロック図、第２図人は通
常のメモリアクセスを示す説明図、第２図Ｂはヒドウン
リフレツシユを行なった場合のメモリアクセスを示す説
明図、第３図人はｉ ８２０３等におけるメモ＋７１７
フレツシユを行なった時のアクセス状態を示す説明図、
第３図Ｂはヒドウンリフレツシユを行なった時のアクセ
ス状態を示す説明図、第４図人はＣＰＵＡｌとＣＰＵＢ
２の両者カ共有メモリをヒドウンリフレツシユしたｊＪ
ｌのアクセス状態を示す説明図、第４図ＢはＣＰＵＡ１
のみが共有メモリをヒドウンリフレツシユした時のアク
セス状態を示す説明図である。 １・・・ＣＰＵＡ、２・・・ＣＰＵＢ、３・・・競合判
定、４・・・メモリ制御、５・・・共有メモリ、６・・
・プログラムメモリ制御、７・・・プログラムメモリ、
８・・・ｌ１０Ａ、９・・・ｌ１０Ｂ、１０・・・デー
タメモリ制御、１１・・・データメモリ。
常のメモリアクセスを示す説明図、第２図Ｂはヒドウン
リフレツシユを行なった場合のメモリアクセスを示す説
明図、第３図人はｉ ８２０３等におけるメモ＋７１７
フレツシユを行なった時のアクセス状態を示す説明図、
第３図Ｂはヒドウンリフレツシユを行なった時のアクセ
ス状態を示す説明図、第４図人はＣＰＵＡｌとＣＰＵＢ
２の両者カ共有メモリをヒドウンリフレツシユしたｊＪ
ｌのアクセス状態を示す説明図、第４図ＢはＣＰＵＡ１
のみが共有メモリをヒドウンリフレツシユした時のアク
セス状態を示す説明図である。 １・・・ＣＰＵＡ、２・・・ＣＰＵＢ、３・・・競合判
定、４・・・メモリ制御、５・・・共有メモリ、６・・
・プログラムメモリ制御、７・・・プログラムメモリ、
８・・・ｌ１０Ａ、９・・・ｌ１０Ｂ、１０・・・デー
タメモリ制御、１１・・・データメモリ。
Claims (1)
- 【特許請求の範囲】 １、リフレッシュを必要とするメモリを備えたマイクロ
コンピュータシステムにおいて、そのメモリを、バスマ
スタが常時アクセスするメモリとして用い、そのメモリ
のリフレッシュを、バスマスタのそのメモリに対するア
クセスに付随させたヒドウンリフレツシユで行なうこと
を特徴とするメモリのリフレッシュ制御方式。 ２、リフレッシュを必要とする複数のメモリ群を備えた
マイクロコンピュータシステムにおいて、バスマスタの
メモリアクセスにより選択されたメモリは、そのアクセ
スで指定されたリードまたはライト動作とそれに付随し
たヒドウンリフレツシユを行ない、選択されなかつたメ
モリ群は、データバスから分離された状態でリード動作
し、各々のメモリがヒドウンリフレツシユを行なうこと
を特徴とするメモリのリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184289A JPS6246488A (ja) | 1985-08-23 | 1985-08-23 | メモリのリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184289A JPS6246488A (ja) | 1985-08-23 | 1985-08-23 | メモリのリフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246488A true JPS6246488A (ja) | 1987-02-28 |
Family
ID=16150719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184289A Pending JPS6246488A (ja) | 1985-08-23 | 1985-08-23 | メモリのリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246488A (ja) |
-
1985
- 1985-08-23 JP JP60184289A patent/JPS6246488A/ja active Pending
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