JPH01158553A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にデジタルコンピュータに関し、特に種々
のエージェント（αｇｅｎｔ　）同士を相互に接続する
システムバスと上記エージェント間でデータブロックの
転送を行うためのページモードメモリアクセス手段を有
するデジタルコンピュータシステムに関する。

従来の技術 現代のコンピュータシステムは機能的に異な、るタイプ
の複数の回路カード即ちエージェントが一つのシステム
バスによシ互いに接続されるという特徴を有している場
合が多い。かかる回路カードの設計とこれらカードを活
用するために必要なソフトウェアルーチンの作成とを容
易にするためかかるコンピュータバスは標準化されてい
るのが普通である。そのようなバスの一つはＰ１２９６
として知られる３２ピット高性能同期バスであって、こ
れはマルチパス■としても一般に知られている。

かかるバスは予め定義された複数の信号線から構成され
るのが普通で、それらはメモリアドレスとデータをバス
に互いに接続された２つ若しくはそれ以上の回路ボード
間で転送するために使用される。その他の信号線はデー
タのバス上での転送を制御したり事象に割込んだりエラ
ー状態用に用いられる。同様にしてエージェント間のデ
ータの流れを同期するためにバスに一つもしくはそ、）
″Ｌ以上のクロックが設けられる。かかるバスはそれに
相互接続された少なくとも一つの回路カードを有し同カ
ードはその上部にマイクロプロセッサ装置の如きデータ
プロセッサを格納することになろう。

他の回路カードは大容量記憶装置、ＣＲＴ、プリンタの
如き外部装置のインターフェースとして入出力（Ｉｌｏ
）回路から成る。バスに相互接続された他のカードは大
容量メモリカードでデータを記憶したり検索するために
使用されるダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）の如き複数のリート／ライトメモリから成る。更
に、大容量記憶装置を制御するようにしたカードの如き
回路カードも、大容量記憶装置間を行き来するデータを
局部的にバッファに記憶するために比較的大きなりＲＡ
Ｍを備えると共に、大容量記憶装置を制御するためにロ
ーカルマイクロプロセッサ装置を備えることができる。

かかるバス上の回路カード同士の間で比較的大きなデー
タブロックを転送しあうことが必要な場合には一つの問
題が生ずる。

バスは、当該バスに相互接続された回路カードの全てに
共通な共有資源であると考えられるから、かかるデータ
転送を迅速に行ってバスの帯域幅の縮小を回避するよう
にすることが望ましい。

バスの音域幅を大きくするためにはリクエスト（要求中
のエージェントと応答中のエージェントの両方に対して
先入先出（ＦＩＦＯ）バッファを設ける方法が従来より
知られている。例えば、リクエストするエージェントは
応答するエージェントに対して自分が応答エージェント
側のローカルメモリからデータブロックを読出した後バ
スを介してリクエストエージェントに伝送してもらいた
い旨を通知する。それに応えて応答するエージェントは
所望のメモリロケーションにアクセスしその内部に格納
されたデータを応答エージェントのＦＩＦＯ内にロード
し、その後データはＦＩＦＯからバスを介してリクエス
トエージェントのＦＩＦＯに伝送されそこからリクエス
トエージェントはそのデータを抽出しローカルメモリ内
に記憶する。以上より理解できるように、かかるＦＪＦ
Ｏバッファを使用することによって該システムは余分の
コストと複雑さを加えることになる。

更に、利用可能なＦＩＦＯバッファの記憶容量は所望の
データブロックの大きさを転送する上で不十分となる虞
れがありその結果ＦＩＦＯに２倍もしくはそれ以上のデ
ータを十分ロードできるようにする必要が生ずる。

他のシステムの場合、従来よりメモリインターＩＪ　ク
プを活用してバスのデータ転送速度を向上させる方法が
知られている。しかしながら、メモリインターリーブ法
の場合もシステムコストが大きくなる虞れがある。同時
にメモリインターリーブ法はある一定のタイプのデータ
転送速度しか向上させることはできないという欠点があ
る。

高帯域幅のバスを得る若しくは維持する問題はまたもし
Ｄ　ＲＡ　Ｍ装置の場合メモリ装置を周期的にリフレッ
シュする必要性と関連している。このリフレッシュの必
要のためリフレッシュを行うためにブロックデータの転
送を中断する必要がある。

同様にして、もしエージェント上にローカルプロセッサ
が設げられておれば、そのローカルプロセッサもメモリ
にアクセスする必要があるためエージェント同士の間で
のデータの転送と干渉しあう虞れがある。

上記問題点とその他の利点は一本のシステムバスにより
電気的に共に接続された少なくとも１つの要求する側の
エージェント（以下リクエスト側エージェントと称する
）と応答（する側の）エージェントを有するデータ処理
システム中に使用されるメモリ制御装置で上記リクエス
ト側エージェントが応答側エージェント側のメモリにア
クセスを要求しその内部のデータをシステムバスを介し
て記憶検索するようになったものによってそれぞれ克服
ないし実現される。メモリ制御装置は応答側エージェン
トのメモリに対するアクセスサイクルを開始するために
リクエストを検出する手段と、該リクエスト検出手段に
応答して複数のメモリアドレス制御信号を送出（α５ｓ
ｅｒｔ　）　シて応答側エージェントの側のメモリを順
次アクセスする手段と、上記メモリに対するアクセスサ
イクルの完了を検出する手段とから成り、上記制御信号
はロー（行）アドレスに関連する少なくとも一つのロー
アドレスストローブ（信号）と、コラム（列）アドレス
に関連するコラムアドレスストローブ（信号）とから成
り、上記完了検出手段がリクエスト側エージェントによ
り生成されたサイクル制御信号の終りの論理状態に応答
するようになっている。

本発明により上記メモリアドレス制御信号送出手段はメ
モリ内の１ページデータな表わすローアドレスと共にロ
ーアドレスストローブ信号を複数回送出することによっ
てメモリアドレス制御信号を送出した後、複数のコラム
アドレスと共にコラムアドレスストローブ信号を送出し
たり、その送出を解除したりしてページモードメモリア
クセスを実行する。

本発明の方法によれば一本のシステムバスにより共に電
気的に接続される少なくとも一人のリクエスト側エージ
ェントと応答側エージェントを有するデータ処理システ
ム内に使用されるメモリ制御方法でリクエスト側エージ
ェントが応答側エージェントのメモリにアクセスを要求
してその内部のデータをシステムバスを介して記憶し、
検索するようになったものが開示される。上記方法は応
答側エージェントのメモリに対するアクセスサイクルを
開始するための要求を検出する段階、複数のメモリアド
レス制御信号を送出して応答側エージェントのメモリに
アクセスする段階、メモリに対するアクセスサイクルの
完了を検出する段階よシ成る。

上記制御信号はローアドレスに関連する少なくとも一つ
のローアドレスストローブ（信号）とコラムアドレスに
関連するコラムアドレスストローブ（信号）とから成り
、上記完了検出手段がリクエスト側エージェントが発生
したサイクル制御信号の終りの論理状態に応答する。上
記メモリアドレス制御信号送出段階はメモリ内の１ペー
ジのデータを表示するローアドレスと共にローアドレス
ストローブ信号を送出した後複数のコラムアドレスと共
にコラムアドレスストローブ信号を送出したり、送出解
除したりしてページモードメモリアクセスを行うことに
よって行われる。

実施例 本発明の方法と装置は本文中ではマルチパス■の環境の
文脈で説明するけれども、本発明はバス上に相互接続さ
れた少なくとも２つのエージェント同士の間でデータを
転送しあうバスを有する多（のデジタルコンピュータシ
ステムでも実施可能なことを理解すべきである。

マルチパス■の動作特性は［高性能３２ビツトバス標準
Ｐ　１２９６　（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　
３２−Ｂｉｔ　Ｂｕｓ　５ｔａｎｄａｒｄ　Ｐ１２９６
）　ｊと題する文書中に説明されている。上記文書はＩ
ＥＥＥマイクロプロセッサ標準委員会Ｐ１２９６作業グ
ループ（ｔｈｅ　ＩＥＥＥ　ｍ１ｃｒｏｐｒｏｃｅｓｓ
ｏｒ　５ｔａｎｄατｄｓｃｏｍｍｉｔｔｅｅ　Ｐ１２
９６　　ｃｏｏｋｉｎｇ　ｇｒｏｕｐ）により作成され
たも、）−ＣあＲ１９８６年。月。。日、草案（ｄｒａ
ｆｔ　）　　２．０　）その全体は本文中に組込−まれ
ている。

さて第１図について述べると、バス１０とそれに接続さ
れた複数のエージェント１２−１４から成るデジタルコ
ンピュータシステム１の一部がブロック線図で示しであ
る。第１図に示す如く、リクエスト側エージェント１２
と応答側エージェント１４．１６とはバス１０に対して
双方向に接続されている。リクエスト側エージェント１
２はダイナミックランダムアクセスメモリ（１）　ＲＡ
　Ｍ）から成るローカルメモリ１８を有する。応答側エ
ージェント１６も同様にＤＲＡＭより成るローカルメモ
リ２０を有するように描かれている。応答側エージェン
ト１６には大容量記憶装置２２も接続されていて、同装
置２２は良く知られたウィンチエスタ若しくはフロッピ
磁気ディスクより成り、データとプログラムの情報を大
針にストアする。

第１図には、リクエスト側エージェントが１つと応答側
エージェント１４が２つ示されているが、かかるデジタ
ルコンピュータシステムは複数のリクエスト側エージェ
ントと複数の応答側エージェントをバスに接続できるこ
とを理解されたい。更ニジステム１０作業中ある時には
リクエスト側エージェント１２が応答側エージェントと
なり、応答側エージェント１６がリクエスト側エージェ
ントとなることができることも理解されたい。一つのエ
ージェントを応答側エージェントとして特徴づけるかリ
クエスト側エージェントとして特徴づけるかは以下に述
べるような一定のバス信号によって行われる。

かかるシステムの動作例としてもしシステム１がワード
処理システムである場合、リクエスト側エージェント１
２は中央コンピュータボードとし応答側エージェント１
６はディスク制御ボードとして同ボードが大容量記憶装
置２２からドキュメントデータを記憶し検索するように
することができる。かかるシステムにおいて、オペレー
タはキーボードその他の手段を介して中央コンピュータ
ボード上のプログラムと対話することができる。

上記プログラムはオペレータが大容量記憶装置２２上に
記憶されたドキュメントデータな入力するワード処理プ
ログラムを具体化する。かかるドキュメントデータはデ
ータページとして編成できるけれども、一定のブロック
サイズのデータを利用して２にバイトデータの如き視覚
表示ドキュメントページな表示することができることが
判る。

かくして、かかるシステムではデータブロックをバス１
０を介して２にバイトブロックとして転送してドキュメ
ントデータのページをシステム内で転送しやす（するこ
とが望ましいということも判る。

バスｌＯは９６本の導線より成り、異なる働きを有する
群に分割される。

中央の制御信号群２４はリセット信号や初期化制御信号
の如きシステム全体にわたる信号を提供する。マルチパ
ス■には８個の中央制御信号が規定されそのうちの幾つ
かはシステムを初期化するための１つのリセット信号と
２つのクロック信号、即チパスクロツク（ＢＣＬＫ”）
と中央クロック（、ＣＣＬＫ’）である０ 然しなから、システムによってはシステムクロック（Ｓ
ＣＬＫ″′）２４α（第５図に示す）の如き第３のクロ
ック信号を設けることが望ましいかもしれない。例えば
、マルチパス■はバス内のデータ転送が１ＨＣＬＫ”サ
イクルを必要としＣＣＬＫ”がＢＣＬＫ４″の周波数の
２倍となるような仕様となっている。か（して、もしＢ
ＣＬＫ”がＩＯＭＺＥ　であれば、ＣＣＬＫ”は２　Ｑ
　ＭＨＺで一つのバスデータ転送は２００ナノ（ｔＬ）
秒を要することになる。

然しなから、システムによってはＢＣＬＫ”を５ＭＨｚ
　で動作させＣＣＬＫ”　を１０ＭＥＺ　−Ｃ動作させ
・ぢ一方、更に１ＢＣＬＫ”サイクルにバスデータ転送
を行わせるようにすることが望ましいかもしれない。更
に、かかるシステムではバスに接続された複数のエージ
ェントに高周波バスタイミング信号その他の信号を発生
させるために２ＱＭＥＺで動作する５ＣＬＫ”２４ａの
ようなより高周波数のクロック信号を提供することが望
ましいかもしれない。

調停（、デｂｉｔｒａｔｉｏｎ）サイクル信号群２６は
７つの信号線よシ成シ、一つはバス上の各エージェント
間のワイヤ０ＲＥＤであるバス要求（ＢＲＥに）ゝ）で
ある。バス１０にアクセスを要求するエージェントは何
れもＢＲＥＱ”を主張してアクセスを許諾される必要が
ある。上記アクセスは第１図に示していないカミ調停論
理回路によシ許諾されるのが普通テする。バスに対する
アクセスを要求するエージェントにより６個の調停識別
信号ＡＲＢＯ”−ＡＲＢ５ゝが駆動されるが、これらの
信号は調停コントローラに対する入力となる。

アドレス／データバス信号群２８はデータリード／ライ
トバス転送のためにアドレス信号、データ信号およびパ
リティ信号を供給する。全部で３６個のアドレス／デー
タバス信号があシそのうち３２はマルチプレックスアド
レス／データバス信号（ＡＤＯ”−ＡＤ３１）で４つは
データのバイトと関連するパリティ信号、即ちＰＡＲＯ
“−ＰＡＲ３ゝである。

非常サイクル信号群３０はバス転送サイクルを終了させ
るために使用されるエラー検出を行う。

マルチパス■には１０個のシステム制御信号ｓｃｏ”−
ｓｃｇ”が存在する。バス転送サイクルの要求相中、リ
クエスト側エージェント１２はＳＣ９″″を介してＳＣ
Ｏ″′を駆動し応答側エージェント１６の如き応答側エ
ージェントにコマンド情報を提供する。バス転送サイク
ルの応答相中リクエスト側エージェントはＳＣ９“とＳ
ＣＯ“−５Ｃ３”を駆動する一方、応答側エージェント
はＳＣ８”とＳＣ４”−５Ｃ７”を駆動してリクエスト
側と応答側のエージェント間のハンドシェーキングと状
態情報を提供する。

全体としてマルチパス■はメツセージデータの如き異な
るタイプの複数のデータ転送をサポートする。これらの
メツセージタイプは求められなかった複数のメツセージ
タイプでもよい。

更にメモリスペースデータの転送も行うことができる。

４６にバイトに及ぶデータ転送がバスによりサポートさ
れる。然しなから、従来の多くのシステムではバスデー
タ転送は３２バイトハケツトニ制限される。各エージェ
ント側では先入先出（ＦＩＦＯ）バラ２アが使用される
のが普通で、応答側エージェントの側でＦＩＦＯバッフ
ァにデー・　タが十分ロードされた後、データはバス１
０へ転送されそこでリクエスト側エージェントの側のＦ
ＩＦＯバッファにより受取られる。先に述べた如く、か
かるＦＩＦＯバッファを使用するとシステムのコストと
複雑さが大きくなる。更に、ＦＩＦＯバツクアに十分ロ
ードした９ＦＩＦＯバツフアからアンロードするには相
当な時間が必要である。

さて第２．３．４図を見るとデータイ／とデータアウト
信号線と複数のアドレス線ＡＤＯ〜ＡＤ８を有する良く
知られたＤ　ＲＡ　Ａｆが示されている。

ＤＲＡＭ４０もまたＲα８“、ＣＡＳ”、およびＲ／Ｉ
Ｆの信号線を有する。最小数の入力信号ピン、従って小
パッケージサイズの大容量データ記憶装置を得るために
、かかるＤＲＡＭはアドレス線を多重化することによっ
て装置の操作中ある時にはアドレス線がＲα８脣の制御
を受けたローアドレス線として別の時にはサイクル中に
Ｃα８”の制御を受けたコラムアドレス線としての特徴
を有するようになっている。第２図に示す装置は９個の
アドレス信号ピンを有するため全部で１８のアドレス入
力ヲ有し全部で２５６にビットのメモリロケーションを
有する装置を作りだす。もちろん、他のＤＲＡＭは６４
にと１Ｍビット装置の如き９アドレス以下もしくは以下
の入力を有することができ、他の装置は４ビツトデータ
を同時に記憶し検索するようになった装置のように、１
ピット以上のデータを記憶することができる。

第３図に示すようにかかるＤＲＡＭの従来のアドレッシ
ングモードはＲＡ　Ｍ内でＡＤＯ−ＡＤ８上に現われる
ローアドレス線をラッチするためにＲα８“が出される
結果になる。Ｒα８”の主張に次いでアドレス線ＡＤＯ
−ＡＤ８の状態は所望のコラムアドレスにスイッチされ
Ｃα８４４４が出される。また、Ｃα８″の送出はＲ／
Ｗ”の状態に応じて指定されたローとコラムのアドレス
におけるデータビットを装置内に記憶するか装置から読
出すかするのが普通である。

第４図にはページモードアクセスとして知られるもう一
つのタイプのアドレス指定ノードが示されている。上記
ノードではＲＧ８ゝが４６で一度出され装置内のローア
ドレスをラッチする。その後、コラムアドレスを繰返し
変化させてＣα８１を複数回（４８−，５８）出してデ
ータを記憶もしくは検索することができる。ローアドレ
ス線は装置内のデータビットページを定義すると考えら
れるから、Ｃα８″を複数回出して従来のＲα８′）−
Ｃα８１タイプのサイクルよりも著しく迅速にデータペ
ージ内を「スクロール」することができる。かかるペー
ジモードアクセスはデータが順次アクセスされる場合、
即ちコラムアドレスが各アクセスにつき−つだけ増分も
しくは減分される場合に特に便利である。もちろん、非
順次ページ方式アドレスも可能であっである種の用途に
は望ましいかもしれない。

発明の効果 本発明の方法と装置によってこのページモードアクセス
サイクルを使用して少なくともメモリスペースタイプの
データ転送についてシステムバスの帯域幅を大きくする
ことが有利である。バス間にデータを転送するために従
来のＲα８”−ＣＧ８１タイプのサイクルを活用する方
法が知られているから、それぞれのメモリアクセスに対
してＲα８”の送出によりひき起こされる遅れのために
上記ＦＩＦＯバッファを使用して一時的にデータをバッ
ファに記憶する必歿があることが多い。本発明によれば
ページモードのアクセスを使用して出入シするデータに
ついて局部的緩衝記憶の必要を除去して所望のバス帯域
幅を維持することによって、ずっと高速のメモリアクセ
スサイクルを得ることができる。

さて第５図について見ると、本発明の例解が示されてい
る。メモリ６０はバンク１６２とバンク２６４として編
成したＤＲＡＭ装置の如きメモリ装置の２つのバンクか
ら構成される。両バンク間の選択はそれぞれバンク１と
バンク２に対する入力であるＲａ５Ｏ”とＲα８１４に
の信号線により行われる。

パンクロ２と６４はそれぞれバイト編成のメモリ装置の
４つのサブバンクよシ構成される。バンク内の特定バイ
トの選択はＣａ５Ｏ“−Ｃα８３４にの信号線の状態に
より行われる。特定のアドレス指定方式はメモリコント
ローラ６６に対する入力であるＡＯｌＡｌ、ＦＯおよび
Ｗｌの信号線の状態により決定される。これらの信号線
は例えばメモリアドレスバス６８の各種アドレス信号と
システム制御信号群３２０制御信号である。上記信号の
状態はメモリコントローラ６６と関連するデコーダ７０
により解消されメモリ転送の幅と共に選択されたメモリ
装置のコラムを選択する。デコーダ７０の動作を記述す
る真理値表を以下に示す。

真理値表１ ０　　　　０　　　　　３２ビツト ０　　　　１　　　　　２４ピツト １　　　　　０　　　　　１６ビツト １　　　　１　　　　　　８ビツト 真理値表２ メモリコントローラ６６に対するＲＯ大入力同時にアド
レス線とすることができ、その状態はノパンク１かバン
ク２の何れか一方を選択してＲα’ｇｏ”若しくはＲｃ
Ｌ８１”　を介してアクセスする。

リクエスト／肯定応答（Ｒ／Ａ）入力信号は双方向信号
であってコントローラ６６が動作静止状態にある場合に
はメモリコントローラ６６に対する入力となるのが普通
である。メモリ６０に対するアクセスの要求が順次デー
タ転送の要求相中にリクエスト側エージェントにより行
われた場合、Ｒ／Ａ信号線は外部ロジック（図示せず）
によりローパルス状態となる。かかるリクエストにより
メモリアクセスを行った後Ｒ／Ａ信号線は外部ロジック
により解放されることによってメモリリクエスト／肯定
応答サイクル中にコントローラ６６により駆動される。

リクエストメモリに応じてコントローラ６６はリード／
ライト（ＲＷ）入力の状態と共にＡＯｌＡｌ、ＦＯ％Ｗ
１、およびＲＯラインの状態に従ってメモリ６０にアク
セスする。

その後、メモリコントローラ６６はＲ／Ａをローロジッ
クの信号レベルに駆動してメモリアクセスに対して肯定
応答する。メモリアクセスを開始後メモリコントローラ
６６はＥＯＣ信号線（バス信号ＳＣ２）にサイクル状態
の終了を表示すべく信号が出されるまで繰返しメモリを
アクセスする。

ＥＯＣが出されると、メモリコントローラ６６は現在の
メモリアクセスが順次データ転送の応答相の最終的メモ
リアクセスであることを知らされる。

まづ第６図について述べると順次データ転送の応答相中
にコントローラ６６によって行われるメモリ６０に対す
る連続的メモリアクセスの一部を示すタイミング線図が
示されている。同図より判る通り、各アクセスにつきＲ
／Ａ信号線はコントローラ６６により低（ロー）の方に
駆動された後解放される。これらのメモリサイクル中、
本発明によってＲａｓ”ラインは信号が出された状態、
又はロー（低）状態に維持されＣα８４″ラインは繰返
しトグルされてページモードメモリアクセスサイクルを
実現する。連続ページモードアクセスサイクル中、５Ｃ
４４に信号線がメモリコントローラ６６により主張され
リクエスト側のエージェントに応答しデイ状態が存在す
ること、即ちメモリコントローラ６６が要求者のために
データにアクセス中であることを通知する。メモリコン
トローラにより出力されるＤＥＮＯ信号線はデータがメ
モリ６０から読出される時に使用することによってバッ
ファ７２がメモリデータバス７４からのデータをシステ
ムバス１０上へ配置することを可能にすることができる
。

ｐ６図について述べると本発明の特徴であるページモー
ドメモリアクセスは高いバス帯域幅を提供するに有利で
あることが判る。Ｒα８４″信号線は各メモリアクセス
につき駆動される必要がないから、各Ｃα８４′と共に
Ｒａｓ１に信号が出されることによりひき起こされる余
分の遅れが排除されるためメモリ６０間のデータブロッ
クの転送全体の速度を大きくすることができる。

第２図に示したＤ　ＲＡ　、Ｍの場合、所与のデータペ
ージはＲａｓ”信号線と関連する９本のローアドレス線
によって特徴づけられる。そのため、ＤＲＡＭは５１２
のデータページから成ることが判る。同様にして、各ペ
ージはＣα８”信号と関連する９本のコラムアドレス線
のために５１２のメモリロケーションを有する。もし所
望のデータブロックサイズが５１２バイトを超えるなら
ば、装置内で１つ以上のデータページをアクセスする必
要がある。本発明の場合、このことはコラムアドレス線
がそれぞれ何時ロジック１の状態にあるかを検出するた
めに９個の入力を有するナントゲートのメモリコラムア
ドレスデコーダ７６により行うことができる。かくして
、デコーダ７６の出力はメモリコントローラ６６に対す
る入力であるページクロス検出（ＰＣ）信号となる。こ
のことは第６図に時刻Ｔ１で示されている。そこではＰ
Ｃ″はデコーダ７６によりローに駆動される。それに応
じてこのメモリアクセスは完了しＲ（ｚｓ”信号線がＲ
／Ａ信号と共にＳＣ４”と共にメモリコントローラ６６
によりハイ（高）の方に駆動される。

このメモリコントローラ６６の動作によって応答レディ
のハンドシェーク信号５Ｃ４４″の送出解除を介してデ
ータを受取るエージェントに対して応答者が最早レディ
状態にないことが通知される。

Ｒα８ゝが送出解除された場合、アドレスラッチ７７内
のローアドレスは例えば１だけ増進されメモリ装置内の
次の連続するデータページを選択する。その後、時刻Ｔ
３でＲＡＳ”が主張されることによって新たなローアド
レスをメモリ装置内ヘラツチしページ方式メモリアクセ
スサイクルが以前同様開始され、ＳＣ４”ラインに再度
信号が出されＲ／Ａが再度ロー状態に駆動される。

本発明の場合、メモリ６０内のＤ　ＲＡ　Ｍのリフレッ
シュはブロック化すフレツシンク法により行うことがで
きる。タイマ７８は１３．８マイクロ秒毎に発生される
リフレッシュ要求のように所定間隔でリフレッシュ要求
を発生する。リフレッシュ要求はリフレッシュ要求カウ
ンタ８０によシカラントされ、コンパレータ８２はカウ
ントされたリフレッシュ要求数が例えば２４の如き所泥
閾値と等しいかそれを超える時を判断する。この時コン
トローラ６６は２４個の係属する要求の全てをバースト
リフレッシュ（ｂｕｒｓｔ　ｒｅｆｒｅｓｈ）シようと
試みることになろ５゜然しながら、もしバス転送が進行
中であれば、メモリコントローラはバーストリフレッシ
ュを行うことはない。メモリコントローラ６６はバス転
送が完了するまで、即ちＥＯＣが出される転送が行われ
るまで待機することになろう。然しながら、もしカウン
タ８０が最大数のリフレッシュ要求が４１の如く係属中
であることを表示したばあい、バス転送は中断しバース
トリフレッシュが行われる。バス転送が中断されると係
属中のリフレッシュは全て実行される。係属中のリフレ
ッシュ閾値として選んだ特定数と係属中１リフレッシュ
の最大数とは、閾値と最大値間の差により表わされる時
間量がその時間内に所定データブロックサイズを転送す
ることができる程十分な時間量となるように決定される
。例えば、１３．８マイクロ秒毎に行われるリフレッシ
ュ要求の場合、２４と４１のリフレッシュ要求間の差は
ほぼ２３４．５マイクロ秒であって、それは既に見た通
り２にパイ）（２０４８バイト）のバス転送操作を完了
するのに十分な量の時間である。

かくしてもし２にバイトの順次バス転送操作が２４の係
属中のリフレッシュ要求が蓄積される直前に開始される
ならば、バス転送は完了するまで実行された後メモリが
リフレッシュされることになろう。例えば最大値がカウ
ンタ８０により表示された場合の４２個のロー（行）の
ようにバースト中には隅数のロー（行）がリフレッシュ
されることが望ましい。メモリ群をバーストリフレッシ
ュするためにはリフレッシュコントローラ８３によりリ
フレッシュ肯定応答（ＲＡＣＫ）信号が発生されＲＡＣ
Ｋ信号はリフレッシュローカウンタ８４がリフレッシュ
ローアドレスをメモリアドレスバス上に配置することを
可能にする。ＲＡＣＫは次いで例えば２４サイクルの間
コントローラ８３の制御を受けてハイとローの状態間に
トクルされることによって２４のローアドレスをバース
トリフレッシュする。リフレッシュ中、ＲＡＳＯゝとＲ
ＡＳｌ”信号とが共に出されることによって両メモリバ
ンクを同時にリフレッシュすることが望ましい。リフレ
ッシュローカラ／り８４はＲＡＣＫ信号の立上り区間に
より増分されることによって各リフレッシュサイクルの
完了時にカウンタ８４カリフレツシユされる次のローア
ドレスに相当スる値を有するようにすることができる。

ローカルプロセッサ８６もまたそれぞれ別個のアドレス
とデータラッチ８８．９０を介してメモリ６０にアクセ
スすることができる。同様にしてローカルプロセッサ８
６はメモリアクセス信号を発生させる働きを行う専用の
メモリコントローラ（図示せず）により補助される。ロ
ーカルプロセッサがメモリ６０に対するアクセスを許さ
れると、ＡＥＮ１信号が駆動されてローカルプロセッサ
のアドレスとデータのラッチをそれぞれメモリアドレス
とメモリデータバス６８，７０上に対して許諾する。本
発明の場合、ローカルプロセッサはまたメモリコントロ
ーラ６６に対する入力となる高優先順位（ハイプライオ
リティ（ＨＰ））信号を与えられることによって必要に
応じて現在のバス転送を中断する。それ故、ＨＰ倍信号
よってローカルプロセッサが現在のバス転送を乗シ越す
ことによってメモリに対してアクセスすることが可能に
なる。ＥＰ倍信号それが出されている間現在のバス転送
なオーバライド（０τｅｒｒｉｄｅ　）することによっ
てローカルプロセッサ８６が一連の連続的な高優先順位
アクセスをメモリ６ｏに対して行うことが可能になろう
。

上記ブロック化リフレッシュは一連の高優先順位ローカ
ルプロセッサによるメモリアクセスが進行中である場合
には幾分異なった形で行われる。

先に述べたように、メモリコントローラ６６は係属中の
リフレッシュ要求を４１の最大数まで蓄積することにな
ろう。もしこの時高優先順位のアクセスが進行中であれ
ば、高優先順位アクセスは一時オーバライドされるが２
つのメモリリフレッシュだけが行われることになろう。

か（してローカルフロセッサによる高優先順位のアクセ
スは比較的短時間だけ中断された後ローカルプロセッサ
は再ひメモリ６０に対するアクセスを許されることにな
ろう。勿論、２つのリフレッシュが行われた後カウンタ
８０はリフレッシュ要求の蓄積を継続することによって
カウンタが再び４１に達したとき、また高優先順位のア
クセスが依然進行中である場合、メモリコントローラは
再び次の連続する２つのローアドレスに対する高優先順
位アクセスとバーストリフレッシュとを中断することに
なろう。上記ブロック化されたバーストリフレッシュと
高優先順位要求の動作は第７図と８図の波形中に示され
ている。

メモリコントローラ６６とそれに関連する回路の上記説
明は例解的であって当業者は一連の異なる実施例を想到
できると思われる。例えば、上記メモリコントローラ６
６の機能は複数のディスクリートな理論素子により実行
するか、殊にＬＳＩ半導体装置内に具体化することがで
きる。同様にして、メモリコントローラ６６と関連する
各種要素をかかるＬＳＩ素子内に内蔵することもできる
ししな（ともよい。例えば、リフレッシュ要求カウンタ
８０のようなタイマ７４を装置の外部におくこともでき
る。更に、別のエージェントがメモリ６０に対するアク
セス要求をバス１０′／こ行ったときにＲ／Ａを出す働
きをする装置のような更に他の装置を設けてシステムバ
ス１０の活動を監視制御させるようにしてメモリコント
ローラ６６を動作させるようにできることも理解すべき
である。

同様にして、例として５Ｃ３４″とｓｃ４”信号線は電
接バス１０からメモリコントローラに接続せずに他の論
理素子によりバッファに入れられるか修正することがで
きる。

【図面の簡単な説明】

第１図は複数のエージェントが接続されたシステムバス
１０のブロック線図でバス１０を溝底する各種タイプの
信号群を示した図であり、第２図はバス１０に接続され
たエージェントに対して使用される典型的Ｄ　ＲＡ　Ｍ
のブロック線図であり、 第３図は第２図のＤ　ＲＡ　Ａｉにアクセスするために
使用される典型的なＲａｓ”−Ｃａｓ”メモリアクセス
サイクルを示す簡略タイミング線図であり、第４図は本
発明の一つの特徴であるページモードメモリアクセスサ
イクルを示す簡略タイミング線図であり、 第５図はメモリ６０に接続されたメモリコントローラ６
６とその他の回路を示すブロック線図であり、 第６図はページクロス（ｐａｇｅ　　ｃｒｏｓｓｉｎｇ
）信号の検出結果を示すタイミング線図であり、第７図
はメモリ６０のバーストリフレッシュを示すタイミング
線図であシ、 第８図は高優先順位ローカルプロセッサによるアクセス
中のメモリ６００す）レツシュを示すタイミング線図で
ある。 １６・・・リクエスト側エージェント、１４・・・応答
側エージェント、１０・・・システムバス、６６・・・
リクエスト検出手段、７８・・・メモリリフレッシュ要
求信号発生手段、８０・・・リフレッシュ要求信号カウ
ント手段、８２・・・比較子株、８３・・・メモリロー
リフレッシュ手段、７６・・・メモリページ境界検出手
段、６６・・・ローアドレスストローブ信号送出解除手
段、９６・・・ローカルメモリ処理手段、６６・・・送
出手段動作中断手段。 ＦＩＧ、３ ＦＩＧ、　４ 手続補正書（方式） １．事件の表示 昭和６３年特許　願第　２３３３６７号６、補正をする
者 事件との関係　　　出　願　人 住所 名　称　　ウォング・ラボラトリーズ・インコーホレー
テッド４、代理人 ５、補正命令の日付　　昭和６３年１２月２０日（発送
日）６、補正の対象 適正な図面

Claims (1)

1. 【特許請求の範囲】 １、１本のシステムバスにより電気的に接続された少な
   くとも１つのリクエスト側エージェントと応答側エージ
   ェントを有し上記リクエスト側エージェントが上記応答
   側エージェントのメモリに対するアクセスを要求して上
   記システムバスを介してその内部のデータを記憶し検索
   するデータ処理システムに使用されるメモリ制御装置で
   あつて、リクエストを検出して上記応答側エージェント
   上のメモリに対するアクセスサイクルを開始する手段と
   、 上記リクエスト検出手段に応答して複数のメモリアドレ
   ス制御信号を送出し上記応答側エージェント上のメモリ
   に対して順次アクセスする手段であり、上記制御信号が
   ローアドレスに関連する少なくとも１つのローアドレス
   ストローブと、コラムアドレスに関連するコラムアドレ
   スストローブとから成るものと、 上記メモリに対するアクセスサイクルの完了を検出する
   手段でリクエスト側エージェントにより発生させられた
   サイクル制御信号の終了の論理状態に応答するものと、 を備え、 上記制御信号を送出する手段がメモリ内のデータページ
   を表示するローアドレスと共にローアドレスストローブ
   を出すことによつてメモリアドレス制御信号を送出した
   後複数のコラムアドレスと共にコラムアドレスストロー
   ブ信号を送出したり解除したりしてページモードのメモ
   リアクセスを実行することを特徴とする前記メモリ制御
   装置。 ２、更に、所定間隔でメモリリフレッシュ要求信号を発
   生する手段と、 上記リフレッシュ要求信号を各々カウントする手段と、 上記カウントされたリフレッシュ要求信号の値を所定閾
   値と比較してカウントされたリフレッシュ要求信号の数
   が上記閾値と等しくなるかそれを超えるときを決定する
   比較手段と、 上記比較手段に呼応して上記カウントされた値と実質上
   等しい複数のメモリの行をリフレッシュする手段と、 を備えることを特徴とする請求項１に記載のメモリ制御
   装置。 ３、更に、上記リフレッシュ手段が上記の制御信号を送
   出する手段に接続され、上記の制御信号を送出する手段
   の動作に応じて該制御信号を送出する手段の動作中にメ
   モリのリフレッシュを禁止する請求項２に記載のメモリ
   制御装置。 ４、上記比較手段がカウントされた信号の値を所定の最
   大値と比較してカウントされたリフレッシュ要求信号の
   数が上記の最大値と等しくなる時を判断する手段から成
   り、上記リフレッシュ手段が更に上記の最大値比較手段
   の動作に応じて上記カウント値が上記最大値と等しくな
   る時を判断し上記制御信号の送出手段の動作を中断させ
   メモリの所定数の行をリフレッシュする請求項３に記載
   のメモリ制御装置。 ５、更に、上記所定間隔が１３．８マイクロ秒であつて
   、閾値と最大値とがそれぞれ２４及び４１で、上記所定
   数の行が隅数である請求項４に記載のメモリ制御装置。 ６、更に、上記コラムアドレス線に接続された入力とメ
   モリページ境界を表示する上記コラムアドレスの状態を
   表わす出力とを有するメモリページ境界を検出する手段
   と、 上記ページ境界検出手段の出力に応じて上記ローアドレ
   スストローブ信号に対する要求解除を行いもう一つのデ
   ータページを表わすローアドレスを供給し上記ローアド
   レスストローブ信号を送出する手段と、を有する請求項
   １に記載のメモリ制御装置。 ７、更に、上記応答側エージェントが上記メモリに接続
   されたローカルデータ処理手段を更に有し、上記ローカ
   ルデータ処理手段からの高優先順位メモリアクセス要求
   の状態に応答して上記の制御信号を送出する手段の動作
   を中断させ上記リクエスト側エージェントからの要求に
   応答して上記メモリをアクセスする手段と、上記高優先
   順位要求に応じて上記ローカルデータ処理手段による上
   記メモリのアクセスを許可する手段と、から成る請求項
   ４に記載のメモリ制御装置。 ８、更に、上記リフレッシュ手段が上記制御信号を送出
   する手段に接続され、上記高優先順位要求の状態に応答
   して上記ローカルデータ処理手段のアクセスを許可する
   手段の動作中に上記メモリのリフレッシュを禁止する請
   求項７に記載のメモリ制御装置。 ９、更に、上記所定間隔がほぼ１３．８マイクロ秒で、
   上記閾値と上記最大値とがそれぞれ２４と４１で、上記
   行の所定の数が２である請求項８に記載のメモリ制御装
   置。 １０、更に、上記バスが３本のクロック信号線から成り
   、上記クロック信号線の第１のものが第１の所定周波数
   を有し、上記クロック信号線の第２のものが上記第１の
   所定周波数の２倍に実質的に等しい第２の所定周波数を
   有し、上記クロック信号線の第３のものが上記第１の所
   定周波数の４倍に実質的に等しい第３の所定周波数を有
   する請求項１に記載のメモリ制御装置。