JPS6246531A - Detection of etching end point of metallic layer - Google Patents

Detection of etching end point of metallic layer

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JPS6246531A
JPS6246531A JP18629085A JP18629085A JPS6246531A JP S6246531 A JPS6246531 A JP S6246531A JP 18629085 A JP18629085 A JP 18629085A JP 18629085 A JP18629085 A JP 18629085A JP S6246531 A JPS6246531 A JP S6246531A
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JP
Japan
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etching
metal layer
wafer
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metallic layer
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Masato Moriwake
政人 守分
Yasuhisa Omachi
大間知 靖久
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Rohm Co Ltd
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Rohm Co Ltd
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Abstract

PURPOSE:To prevent any side etching from happening by a method wherein a metallic layer on a wafer is etched while controlling the etching rate thereof so that the etching rate may be detected as a current value whose minimum value is considered to show an end point of the etching. CONSTITUTION:A different kind of metallic layer 31 is provided directly below a metallic layer 32. A wafer 3, a platinum plate 5 are immersed in an etching vessel 1. Current flows between an anode electrode 4 and a cathode electrode 6 through the intermediary of etching solution. The metallic layer 32 on the wafer 3 is etched controlling the etching rate thereof by properly setting up the current value using a variable power supply 7. When immersion time t2 elapsed, the etching process of metallic layer 32 is finished subject to the minimum current value of i1. Therefore the true etching terminal can be detected by means of setting up said current value i1 as the current value at etching terminal to check the current value for finishing the etching process.

Description

【発明の詳細な説明】 −のl \ この発明は、金属層を電解エツチングによりバターニン
グするに際してエツチングの終点を検出する方法に関す
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for detecting the end point of etching when patterning a metal layer by electrolytic etching.

従来例技監 一般に、半導体装置の配線パターンを形成するに際して
、エツチングの終点を確実に確認することが重要である
。このエツチング終点の検出方法はエツチングの種類に
より種々提案実施されている。
2. Description of the Related Art In general, when forming wiring patterns for semiconductor devices, it is important to reliably confirm the end point of etching. Various methods for detecting the etching end point have been proposed and implemented depending on the type of etching.

そこで、電解エツチングで配線パターンを形成する場合
におけるエツチング終点の検出方法を従来技術として説
明する。
Therefore, a method of detecting the end point of etching when forming a wiring pattern by electrolytic etching will be described as a conventional technique.

電解エツチングを行うには、エツチングすべき金属層が
被着され、かつマスクとしてのレジストがパターン付け
されたウェハのファセット部にアノード電極を接続し、
別途用意した白金プレートにカソード電極を接続する。
To carry out electrolytic etching, an anode electrode is connected to the facet of the wafer on which the metal layer to be etched is deposited and patterned with a resist as a mask;
Connect the cathode electrode to a separately prepared platinum plate.

この両電極をエツチング槽内に浸漬させる。この状態に
おいて、前記両電極間に電流を流して、金属層のエツチ
ングレートをコントロールしつつ当該金属層をバターニ
ングする。ところで、エツチングの終点を検出させるた
めに、前記両電極間に電流計を接続し、前記金属層のエ
ツチング量を電流値として検出するようにしていた。つ
まり、電流値がエツチングの進行に伴い小さくなるので
、電流値が最小のとき、これをエツチングの終点として
判断するようにしていた。なお、前記金属層のエツチン
グ終点から後においては、レジストで覆った金属層つま
りパターンとして残った金属層が、サイドエツチングさ
れて電流値が0にならず略一定の電流値になる。
Both electrodes are immersed in an etching bath. In this state, a current is passed between the two electrodes to pattern the metal layer while controlling the etching rate of the metal layer. Incidentally, in order to detect the end point of etching, an ammeter is connected between the two electrodes, and the amount of etching of the metal layer is detected as a current value. In other words, since the current value decreases as etching progresses, when the current value is minimum, this is determined to be the end point of etching. Note that after the etching end point of the metal layer, the metal layer covered with the resist, that is, the metal layer remaining as a pattern, is side-etched, so that the current value does not become zero but becomes a substantially constant current value.

この電流値の当初をエツチングの終点と定めていた。The initial value of this current was determined as the end point of etching.

く”しよ゛と るい 占 ところで、電解エツチングにおいては、ウェハの周縁か
ら中心に向かって金属層がエツチングされてくることか
ら、アノード電極を取付けたファセット部付近の金属層
がエツチングされていても、ウェハの中心付近に金属層
が残っていることがある。この中心付近に残った金属層
はアノード電極と導通していないため、結局ウェハのフ
ァセット部付近の金属層がエツチングされたときに電流
値が最小となり、この時点がエツチング終点となる。
By the way, in electrolytic etching, the metal layer is etched from the periphery to the center of the wafer, so even if the metal layer near the facet where the anode electrode is attached is etched, , a metal layer may remain near the center of the wafer.The metal layer remaining near the center is not electrically connected to the anode electrode, so when the metal layer near the facets of the wafer is etched, the current will eventually flow. The value becomes the minimum, and this point becomes the end point of etching.

このように従来の方法では、エツチングの終点を確認し
ても、ウェハの中心付近につぶつぶ状にエツチング残り
が存在することから、真の終点を検出しているとは言え
ず、前記終点検出後に、前記エツチング残りをエツチン
グするための見込時間を余分に設けなければならなかっ
た。しかも、この見込時間の間においては電解エツチン
グが単なる’t+ ?Rエツチングつまりケミカル的な
エツチングに変わるので、非能率的であると言える。
In this way, with the conventional method, even if the end point of etching is confirmed, there is a lump of etching residue near the center of the wafer, so it cannot be said that the true end point has been detected. , it was necessary to provide extra time for etching the etching residue. Moreover, during this estimated time, electrolytic etching is just 't+? It can be said that it is inefficient because it changes to R-etching, that is, chemical etching.

この発明は上記事情により創案されたもので、ウェハの
中心付近の金属層がエツチングされたときにエツチング
の終点が検出でき、従来のようにエツチング残りをエツ
チングするための見込時間を設ける必要のない金属層の
エツチング終点の検出方法を提供することを目的として
いる。
This invention was devised in view of the above circumstances, and the end point of etching can be detected when the metal layer near the center of the wafer has been etched, eliminating the need to provide an estimated time for etching the remaining etching as in the conventional method. It is an object of the present invention to provide a method for detecting the etching end point of a metal layer.

問題点を解決するための手段 上記目的を達成するため、この発明では、エツチングし
ようとするウェハ全てに、エツチングしようとする金属
層と異種類の異種金属層を形成した。この異種金属層は
、前記ウェハに被着された金mNの直下に配設する。そ
して、ウェハのファセット部にアノード電極を取付け、
別途用意した白金プレートにカソード電極を取付け、前
記両者をエツチング槽内に浸漬する。この状態にて、前
記両電極間に電流を流し、ウェハの金属層のエツチング
レートをコントロールしながら、当該金属層をエツチン
グさせる。しかも、前記アノード電極およびカソード電
極間には電流計を接続しておき、前記金属層のエツチン
グ量を電流として検出し、この電流値が最小となったと
きをエツチングの終点として判断するようにした。
Means for Solving the Problems In order to achieve the above object, in the present invention, a different metal layer different from the metal layer to be etched is formed on all the wafers to be etched. This dissimilar metal layer is placed directly below the gold mN deposited on the wafer. Then, an anode electrode is attached to the facet part of the wafer,
A cathode electrode is attached to a separately prepared platinum plate, and both are immersed in an etching bath. In this state, a current is passed between the two electrodes to etch the metal layer of the wafer while controlling the etching rate of the metal layer. Moreover, an ammeter is connected between the anode electrode and the cathode electrode to detect the etching amount of the metal layer as a current, and the end point of etching is determined when this current value becomes the minimum. .

作■ ウェハのファセット部付近つまりアノード電極が取付け
られた部分がエツチングされて、ウェハの中心付近の金
属層が残った状態においても、前記中心付近の金属層は
その直下の異種金属層を介してアノード電極と導通して
いるから、中心付近の金属層は最後までそのエツチング
レートがコントロールされると共に、電流値は前記金属
層がエツチングされるまでさらに小さくなる。
■ Even when the facet area of the wafer, that is, the area where the anode electrode is attached, is etched and the metal layer near the center of the wafer remains, the metal layer near the center is etched through the dissimilar metal layer directly below it. Since it is electrically connected to the anode electrode, the etching rate of the metal layer near the center is controlled until the end, and the current value becomes smaller until the metal layer is etched.

去庄凱 第1図はこの発明の一実施例の概要を示す説明図である
FIG. 1 is an explanatory diagram showing an outline of an embodiment of the present invention.

同図において、1はエツチング液が充虜されるエツチン
グ槽である。このエツチング槽1内には、ウェハキャリ
ア2に収納された複数枚のウェハ3が浸漬される。この
ウェハ3のファセット部には、クリップ状に形成された
アノード電極4が取付られている。5は白金プレートで
あって、この実施例においてはウェハ3と同一形状に形
成されている。この白金プレート5にはカソード電極6
が取付られていて、カソード電極6と前記アノード電極
4との間に可変電源7が接続されていると共に、電流計
8が接続されている。
In the figure, 1 is an etching tank filled with an etching solution. A plurality of wafers 3 housed in a wafer carrier 2 are immersed in the etching bath 1. A clip-shaped anode electrode 4 is attached to the facet portion of the wafer 3. 5 is a platinum plate, which is formed in the same shape as the wafer 3 in this embodiment. This platinum plate 5 has a cathode electrode 6
A variable power source 7 is connected between the cathode electrode 6 and the anode electrode 4, and an ammeter 8 is also connected.

第1図に示す各ウェハ3は第2図に示すような構成にな
っている。つまり、ウェハ3の表面には、T i −W
等の異種金属層31が1000人程度形成されていて、
この異種金属層31の表面にはアルミニウム等の金属層
32が1μm程度形成されている。この金属層32の表
面にはマスクとしてのレジスト33がパターン付けされ
ている。即ち、異種金属層31は、金属層32の直下に
設けられている。上述したように、異種金属層31の膜
厚は非常に薄くなされており、金属層32のパターニン
グ後に当該パターニングされた金属層32をマスクとし
てエツチングされる。最終的には配線パターンは、異種
金属層31と金属層32とからなる多層構造となる。
Each wafer 3 shown in FIG. 1 has a configuration as shown in FIG. That is, on the surface of the wafer 3, T i −W
About 1000 dissimilar metal layers 31 such as
On the surface of this dissimilar metal layer 31, a metal layer 32 made of aluminum or the like is formed to a thickness of about 1 μm. A resist 33 serving as a mask is patterned on the surface of this metal layer 32. That is, the dissimilar metal layer 31 is provided directly below the metal layer 32. As described above, the thickness of the dissimilar metal layer 31 is made very thin, and after patterning the metal layer 32, it is etched using the patterned metal layer 32 as a mask. Ultimately, the wiring pattern has a multilayer structure consisting of a dissimilar metal layer 31 and a metal layer 32.

しかして、ウェハ3と、白金プレート5とをエツチング
槽1内に浸漬する。アノード電極4とカソード電極6と
の間にエツチング槽1内のエツチング液を介して電流が
流れる。この電流量を可変電源7で適宜設定することに
より、ウェハ3の金fii32のエツチングレートをコ
ントロールしつつ当該金属層32をエツチングする。
The wafer 3 and platinum plate 5 are then immersed in the etching bath 1. A current flows between the anode electrode 4 and the cathode electrode 6 via the etching solution in the etching bath 1 . By appropriately setting the amount of this current using the variable power source 7, the metal layer 32 is etched while controlling the etching rate of the gold fii 32 on the wafer 3.

このエツチングの進行状態を第3図および第4図に従っ
て説明する。まず、浸漬時間1(、−1゜間では、第4
図(alに示すように金属層32のエツチングが進行し
、そのときのエツチング量に基づく電流値は12で一定
となる。浸漬時間L1〜t2間では、第4図(blに示
すように金泥層32がツブツブ状に残る状態となり、電
流値は12から11まで徐々に小さくなる。そして、?
i ?74時間t2になると、第4図(C)に示すよう
に金属層32のエツチングが終了し、電流値は11で最
小値となる。従って、電流値i、をエツチング終点の電
流値として設定しておき、この電流値i、を確認してエ
ツチングを終了させるように予め設定しておけば、エツ
チングの真の終点が検出されていると言える。
The progress of this etching will be explained with reference to FIGS. 3 and 4. First, for the immersion time 1 (, -1°, the 4th
As shown in Figure 4 (al), the etching of the metal layer 32 progresses, and the current value based on the amount of etching at that time becomes constant at 12. The layer 32 remains in a lumpy state, and the current value gradually decreases from 12 to 11. Then?
i? At 74 hours t2, the etching of the metal layer 32 is completed as shown in FIG. 4(C), and the current value reaches its minimum value at 11. Therefore, if the current value i is set as the current value at the end point of etching, and the etching is terminated by checking this current value i, the true end point of etching can be detected. I can say that.

なお、浸漬時間L2から後の電流値は、最小値i、のま
ま略一定になるが、0は示さない。なぜなら、残すべき
金属層32つまり配線パターンとなる部分のサイドエツ
チングが僅かに進むからである。
Note that the current value after the immersion time L2 remains substantially constant at the minimum value i, but does not show 0. This is because the side etching of the metal layer 32 to be left, that is, the portion that will become the wiring pattern, progresses slightly.

しかして、各ウェハ3のレジスト33で覆われていない
金属層32の一部が当該ウェハ3の中心付近で残ってい
る場合には、前記残りの金属層32がその直下に設けた
異種金属層31を介してアノード電極4に導通している
から、電流値12〜11の間の値になっており、まだエ
ツチングの終点の電流値を示していない。ところが、従
来ではこの時点でエツチングの終点を示していたから、
この後前記残りの金属層32のエツチングを行うための
見込時間を必要としていた。
Therefore, if a part of the metal layer 32 of each wafer 3 that is not covered with the resist 33 remains near the center of the wafer 3, the remaining metal layer 32 is replaced by a dissimilar metal layer provided directly below it. Since it is electrically connected to the anode electrode 4 through 31, the current value is between 12 and 11, and does not yet indicate the current value at the end point of etching. However, conventionally, this point marked the end of etching, so
After this, an estimated time was required for etching the remaining metal layer 32.

発匪例班果 以上説明したように、この発明によれば、ウェハの中心
付近に金属層の一部が残っているときにおいて、当該残
った金属層がその直下の異種金属層を介してアノード電
極に導通しているから、電流計の電流値はさらに小さく
なる。つまり、金属層のエツチングすべき部分が残らな
いようにエツチングされるまで、電流計が最小値を示さ
ないから、従来のようにエツチング終点を検出した後に
おいてエツチングの残りをエツチングするための見込み
時間をわざわざ設ける必要がなくなる。
As explained above, according to the present invention, when a part of the metal layer remains near the center of the wafer, the remaining metal layer is connected to the anode through the dissimilar metal layer directly below it. Since the electrode is conducting, the current value on the ammeter becomes even smaller. In other words, since the ammeter does not indicate the minimum value until the metal layer has been etched so that no part of the metal layer remains to be etched, the expected time to etch the remainder after detecting the end point of etching as in the conventional method is There is no need to go out of your way to provide one.

また、従来では見込時間におけるエツチングはケミカル
的なエツチングに変わることを余儀なくされていたが、
この発明では、ウェハの金mNのエツチングレートを最
後まで確実にコントロールしつつエツチングできるから
、能率的であると言える。
In addition, in the past, etching in estimated time had to be replaced with chemical etching, but
This invention can be said to be efficient since it is possible to perform etching while reliably controlling the etching rate of gold mN on a wafer until the end.

これらのことに基づいて、この発明は、再現性の良い配
線パターンを容易に製造することができる。
Based on these facts, the present invention allows wiring patterns with good reproducibility to be easily manufactured.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例の概要を示す説明図、第2
図はウェハ3の断面説明図、第3図は浸漬時間と電流値
との関係図、第4図はエツチングの進行状態を示すウェ
ハ3の断面説明図である。 1・・・エツチング槽 3・・・ウェハ 31・・・異種金属層 32・・・金属層 4・・・アノード電極 6・・・カソード電極 8・・・電流計 特許出願人    ローム株式会社 代理人 弁理士  大 西 孝 治 第1図 第2図 第3図 to      tlt Z 11すt ノ’)”  * m
FIG. 1 is an explanatory diagram showing an outline of an embodiment of the present invention, and FIG.
FIG. 3 is a diagram showing the relationship between immersion time and current value, and FIG. 4 is a cross-sectional diagram of the wafer 3 showing the progress of etching. 1...Etching bath 3...Wafer 31...Different metal layer 32...Metal layer 4...Anode electrode 6...Cathode electrode 8...Ammeter Patent applicant Agent of ROHM Co., Ltd. Patent Attorney Takaharu Onishi Figure 1 Figure 2 Figure 3 to tlt Z 11st ノ')” * m

Claims (1)

【特許請求の範囲】[Claims] (1)まず、エッチングしようとするウエハ全ての金属
層の直下に、当該金属層と異種類の異種金属層を形成し
てから、このウエハのファセット部にアノード電極を取
付けてエッチング槽内に浸漬すると共に、カソード電極
をも前記エッチング槽内に浸漬し、前記両電極間に電流
を流して、前記ウェハの金属層のエッチングレートをコ
ントロールしつつ当該金属層をエッチングさせ、前記エ
ッチングすべき金属層が、前記異種金属層が露出するま
でエッチングされたとき、そのエッチング量に基づく電
流値をエッチングの終点として判断することを特徴とす
る金属層のエッチング終点の検出方法。
(1) First, a dissimilar metal layer different from the metal layer is formed directly below all the metal layers of the wafer to be etched, and then an anode electrode is attached to the facet of the wafer and the wafer is immersed in an etching bath. At the same time, the cathode electrode is also immersed in the etching tank, and a current is passed between the two electrodes to etch the metal layer of the wafer while controlling the etching rate of the metal layer to be etched. A method for detecting the end point of etching of a metal layer, characterized in that when the dissimilar metal layer is etched until it is exposed, a current value based on the amount of etching is determined as the end point of etching.
JP18629085A 1985-08-23 1985-08-23 Detection of etching end point of metallic layer Granted JPS6246531A (en)

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JPH0562816B2 JPH0562816B2 (en) 1993-09-09

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017094219A1 (en) * 2015-11-30 2018-09-20 パナソニックIpマネジメント株式会社 Electrode foil manufacturing method and capacitor manufacturing method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017094219A1 (en) * 2015-11-30 2018-09-20 パナソニックIpマネジメント株式会社 Electrode foil manufacturing method and capacitor manufacturing method

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