JPS6246894B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル回路用のテスタとそのテ
スト方法であつて、特にデイジタル印刷回路ボー
ドをテストする方法及びそれに使用する携帯コン
ピユータ型テスタに関する。

最近の複雑なデイジタル電子装置は、通常多数
のデイジタル集積回路及びその他の構成成分を持
つ印刷回路ボードを使用して作られている。この
ような複雑な電子装置の製造業者はこれら設置さ
れた電子装置の修理サービスをしなければならな
い場合がある。その修理サービスは故障成分の分
離と修理（または交換）を行うためにその電子装
置のテストを行うのが普通である。そのため、そ
の電子装置の設置場所で印刷回路ボードをテスト
する必要がある。そのような「設置場所におけ
る」（オンサイト）テストは「工場テスト」に対
する「現場サービス・テスト」といわれる。工場
テストは、最近使用し得る現場テスタを使用して
も電子装置の設置場所で故障成分を分離すること
が不可能である場合に、テスト及び修理のために
工場に戻されなければならない印刷回路ボードに
ついて、その製造者が行うテストである。その
上、現場サービス・テスト者は、普通テストしな
ければならない各種異なる型の印刷回路ボードに
ついて、その論理回路の修理の詳細まで深く研修
してはおらず、故障個所の修理又は取替えは不可
能である。

前述のある「工場テスタ」はテスト中の印刷回
路ボードの各構成成分のノードをテストし、その
応答をそれに対応するノードからの既知の各ノー
ドの正しい応答と比較することによつて故障を織
別することができる。そのような工場テスタは、
テスト中の印刷回路ボードと、同一型の「既知の
正常ボード」との両者の各ノードに対する完全な
データ流を記憶することが必要である。そのよう
な性能を持つ工場テスタは大容量メモリーを必要
とする。又、そのような工場テスタと各種テスト
される印刷回路ボード間の「インターフエース」
のために必要な複雑なインターフエース・アダプ
タ・ボードの必要性を軽減するために、工場テス
タはテストするボードの各ピンに電気的に接続さ
れるプログラマブル・ドライバ／センサ回路を使
用している。更に、そのテスタは主処理装置から
テストするボードへの入力テスト・データを高速
で適切に転送させるために、主処理装置から所定
のドライバ／センサ回路の１つへデータを接続す
る高価な多重送信回路を使用している。すなわ
ち、この多重送信回路は非常に高価である。多く
のデイジタル印刷回路ボードで必要なクロツク信
号を提供するために、その工場テスタには各プロ
グラマブル・ドライバ／センサ回路の入力と直列
に接続された大容量直列ランダム・アクセス・メ
モリー（RAM）が使用されている。テストする
印刷回路ボードの各入力に入力されたデータ流は
まず高速直列RAMのそれぞれ１つに記憶され
る。これらそれぞれのデータ流は各直列メモリー
から論理「１」及び「０」のバーストとして出力
される。しかし、これらの目的のための直列メモ
リーの使用は非常に高価である。

不幸にして、これら従来の工場テスタの複雑性
が複雑なデイジタル印刷回路ボードの故障のテス
トとその分離能力とを有するため、この工場テス
タに使用している方式は使用場所に設置されてい
るデイジタル電子装置の印刷回路ボードの「オン
サイト」テストのための軽量且つ低廉な携帯用コ
ンピユータ型テスタに使用するには不適当であ
る。

かかるテスタは高価且つ複雑であるにもかかわ
らず、各種テストする印刷回路ボードの適当な電
源ピンに電源電圧を供給するため、テストする印
刷回路ボードの適当なピンに工場テスタの電圧を
プログラマブルに接続するアダプタ・ボード又は
リレーを使用する必要がある。

以上の要因から、最近入手可能な工場テスタは
約50000ドルから250000ドルの価格を必要とす
る。この価格範囲は携帯用サービス・テスタ用と
して許され得る範囲をはるかに越えている。不幸
にして、その工場テスタの非常に高価なこと及び
大型化は主にその工場テスタに対し、現在入手し
得る携帯用現場サービス・テスタよりはるかに改
良されたテスト及び故障発見能力を与えるような
特徴を含ませるためである。従つて、工場テスタ
はテストされるボードのための入力データ及び既
知の正しい応答を記憶させる大容量記憶装置と、
各テストを行う入力及び出力ピンに接続されてい
る複雑な多重送信及び制御回路と、テスタの各入
力及び出力ピンに接続されテストするボードのピ
ンに対するデータを高速に入力する大容量直列ラ
ンダム・アクセス・メモリー等の各機能を持つこ
とになる。

これまで存在する利用可能な携帯用現場サービ
ス・テスタは自動的に案内されるプローブによる
故障発見が不可能であり、デイジタルループ回路
の故障を発見する能力がなかつた。そして、テス
トされるボードの適当なピンにテスト信号を繰返
し接続し、電源信号を接続するために、特殊なア
ダプタ・ボードが必要であつた。更に、現在利用
し得る携帯用現場サービス・テスタは多くのデイ
ジタル印刷回路ボードに必要な高速クロツク信号
を発生させる能力がなく前述のアダプタ・ボード
にクロツク発生回路を設ける必要があつた。更に
また、既知の携帯用テスタ（及び多くの工場テス
タでも）自己発振クロツク発生回路を持つマイク
ロプロセツサ用印刷回路ボードのような非同期演
算印刷回路ボードを適切にテストする能力を持た
ない。そのため、普通、マイクロプロセツサ及び
（または）クロツク発生回路を外してその印刷回
路ボードの残りをそのテスタから発する信号で作
動させてテストする必要があつた。

それ故、現在利用し得る携帯用現場サービス・
テスタは、種々の型の電子装置に見られる各種異
なる印刷回路ボードを同じようにテストすること
を可能にするため、各種異なる特殊化されたアダ
プタ・ボードを持たなければならない。テストす
る印刷回路ボードの故障を分離する能力が現在の
携帯用現場サービス・テスタにないため、その電
子装置の欠陥がそこにあるだろろうと思われる印
刷回路ボードを１時的に交換することに使用する
「スペア」（予備の）ボードを大量に保持し、その
上、工場テスタを使用してそれをテストするた
め、その欠陥ボードを工場に返送しなければなら
なかつた。工場で欠陥が分離され、修理されてそ
の電子装置の設置場所へ再び返送され、元の場所
に差込まれ、臨時のスペア・ボードは再びそのス
ペア（予備）の在庫に戻される。この各種異なる
アダプタ・ボードとスペア印刷回路ボードの在庫
を維持するための高い間接費と不便さは現在、現
場サービス・テストにかかる巨大な費用と不便に
対して更にそれを加算するものである。

数個の関連すると思われる米国特許が発見され
た。米国特許第3739349号はプログラマブル・ド
ライバ／センサ回路を開示している。米国特許第
3922537号はテストするボードの各ピンに対し、
異なる測定及び発信装置を電気的に接続するプロ
グラマブル多重送信装置を持つ自動テスタを開示
している。後者の方式はほとんどの工場テスタに
使用され得るが、携帯用現場サービス・テスタに
使用するには巨大且つ高価過ぎる。

携帯用サービス処理装置の分野における最新の
技術は米国特許第3976864号及び第3924181号と次
に述べる論文に開示されているものと思われる。
すなわち、それはRobert A.Frohwerkによる
「Signature Analysis：Ａ New Digital Field
Service Method」（Hewlett‐Packrd Journal，
1977年５月、２頁乃至８頁）と、Anthony Y.
Chanによる「Easy‐to‐Use Signature
Analyzer Accurately Trouble‐Shoots
Complex Logic Cirouits」（同書、９頁乃至14
頁）と、Hanns J.Nadigによる「Signature
Analysis‐Concepts，Example and Guide
Lines」（同書15頁乃至21頁）等である。

現在公開されているものに対するサーチで見出
されたその他の引例としては次のような米国特許
がある。それらは米国特許第3274529号、第
3325766号、第3336434号、第3409828号、第
3549996号、第3646438号、第3657527号、第
3676777号、第3739349号、第3922537号等であ
る。

そこで、現在、普通のサービス員が行う使用場
所に設置されている電子装置の個々の印刷回路ボ
ードの「現場テスト」と、その構成成分単位での
故障の発見を迅速に行うことができ、その欠陥成
分を迅速に識別してその電子装置の設置場所で交
換することができるようにした低廉な携帯用現場
テスタの開発が大きく望まれているということは
明らかである。それには現在携帯用現場サービ
ス・テスタに使用するには大きすぎ且つ高価すぎ
る工場テスタのそれに近い、例えば上記のような
テスト及び故障発見能力を有する低価格な携帯用
現場テスタが必要である。

従つて、この発明の目的はテストするべき印刷
回路ボード及びテスタから信号及び電圧を供給す
るための複雑なアダプタ・ボード使用することな
く各種異なる印刷回路ボードをテストすることが
できる経済的なテスタを提供することである。

更に、この発明の目的はテストする印刷回路ボ
ードのテスト用プログラミングの負担を軽減する
処理装置型テスタを提供することである。

更に、この発明の目的はテスト装置からテスト
される装置の所定のピン群に対して高速にデー
タ・ワードを転送するに必要なプログラム工程が
非常に少いテスト・プログラムでよい携帯用テス
ト装置を提供することである。

更に、この発明の目的はテストされるべき装置
の所定のピン群に対し急速且つ経済的にデータ・
ワードを転送するテスト装置を提供することであ
る。

更に、この発明の目的は携帯用テスタからテス
トされるべき装置の所定の入力群に対しデータを
急速に転送するための回路が最も少い携帯用テス
タを提供することである。

更に、この発明の目的は使用するテスタの各
入／出力ピンに対応する大量のメモリー回路及び
（又は）大量の多重送信回路を必要とすることな
くテスタの主処理装置からテストされるべき装置
の所定のピン群へ急速にデータ・ワードを転送す
ることである。

更に、この発明の目的はテスト装置で作られた
信号及び電源電圧をテストされるべき装置の種々
のピンに接続することを容易にするテスト装置を
提供することである。

更に、この発明の目的は各種異なるエツジ・コ
ネクタを持つテストされる印刷回路ボードのどの
ピンに対しても任意に信号及び電圧を送ることが
できる便利なテスト装置を提供することである。

更に、この発明の目的は低速処理装置から所定
の遠隔導体群に対するデータ・ワードのデータ転
送速度が高速で便利なテスト装置を提供すること
である。

更に、この発明の目的はテストされるべき印刷
回路ボードに抵抗性成端装置を設ける必要がない
ドライバ／センサ回路を提供することである。

更に、この発明の目的は情報入力の際のエラー
の発生の可能性を軽減し、命令の入力が簡単な情
報入力手段を持つ携帯用テスタを提供することで
ある。

更に、この発明の目的は非同期作動印刷回路ボ
ード若しくはデイジタル回路を経済的にテストす
るテスト装置を提供することである。

この発明のデイジタル・テスタは、更に
Robert G.Fulks，Robert E.Enfield，Eric
Sacherによる「Method and Apparatus for
Isolating Faults in ａ Logic Circuit」米国特
許願第895892号）特願昭54―43714号）と、
Donald E.Phelpsによる「Method and Portable
Apparatus for Testing Digital Printed Circuit
Boards（米国特許願第895898号）（特願昭54―
43715号）と、Robert G.Fulks，Robert E.
Andersonによる「Tesher With Driver／Sensor
Circuit Having Programmable Termination
Devices」（米国特許願第895899号）（特願昭54―
43716号）にも説明されており、それらを参照す
るとよい。

次に、この発明の実施例を添付図面に従つて詳
細に説明する。特に第１図乃至第５図に従い、以
後PSPと略称する携帯用サービス処理装置又はテ
スタ１０は接続ボード１２を含む。接続ボード１
２はPSPと印刷回路ボード１４（以後、簡単に
「テストするボード」或は「テストされる若しく
は受けるボードと呼ぶ」との間の電気接続を可能
にする。この接続ボード１２はほとんどのテスト
される印刷回路ボードのエツジ・コネクタを直接
接続できるようにするものである。それによつ
て、テストされるべき種々の印刷回路ボードを
PSPに電気的に接続するための特別アダプタを使
用する必要がない。

接続ボード１２には第１図及び第２図にあるよ
うな３個のエツジ・コネクタ１６，１８，２０が
取付けられている。テストするボード１４のエツ
ジ・コネクタが接続されるエツジ・コネクタ１６
は各中心間間隔が約3.9624mm（約0.156インチ）
の90゜ピンが配列されている２行のピン配列を有
し、エツジ・コネクタ１８は各中心間間隔約
3.175mm（約0.125インチ）を持つ110ピンのピン
配列２行を有し、エツジ・コネクタ２０は各中心
間間隔約2.54mm（約0.100インチ）に配列された
128ピンの２行配列から成る。これら３つのエツ
ジ・コネクタのピン配列は市販で入手可能な装置
に使用されている３つの最も多い従来型のピン間
隔を有するものであつて、それはこのPSPが最も
多数の印刷回路ボードのエツジ・コネクタを接続
することができることを表わしている。

更に、この接続ボード１２は２重行の「エツ
ジ・コネクタ植込ピン」（番号22で指定）を有す
る。この「エツジ・コネクタ植込ピン」２２は第
６図とともに後述する「家族ボード」４０に接続
するために使用される。エツジ・コネクタ植込ピ
ン２２は中心間間隔約2.54mm（0.100インチ）に
設けられ、エツジ・コネクタ２０の256ピンと１
対１基準に接続される。コネクタ１８の220ピン
は植込ピン２２の各選ばれた１つに接続される。
コネクタ１６の最初の180ピンは植込ピン２２の
最初の180ピンに１対１基準で接続される。植込
ピン２２はそこに接続されたエツジ・コネクタ・
ピンに対する外部呼出に使用される。かくして、
各コネクタ１６，１８，２０の対応するエツジ・
コネクタ・ピンは並列に接続されているというこ
とがわかる。このような対応するエツジコネク
タ・ピンの並列接続のあるものは第３Ｂ図にも表
わしてあり、後で述べる。

接続ボード１２は数字２３で全体的に指定する
もう１つの２重行のドライバ／センサ植込ピンを
有する。このドライバ／センサ植込ピン２３はテ
ストされるボードのそれぞれのコネクタに対して
個々のドライバ／センサ回路（前述の米国出願中
の米国特許願第895892号に説明されている）の出
力を接続できるようにしたものである。そのよう
な各コネクタに対する位置が対応しない接続は前
述の「家族ボード」４０を使用し、それぞれに対
応する「DIPスイツチ」（後述する）を開いた後
に行なわれる。これはドライバ／センサ植込ピン
２３の各１が「家族ピン」４０を通して種々のエ
ツジ・コネクタ植込ピン２２の各１に接続するこ
とができるということである。

ドライバ／センサ植込ピン２３は対応するDIP
スイツチ２６の１つを開くことによつてエツジ・
コネクタ植込ピン２２から電気的に切離されたド
ライバ／センサ回路の特定の１つに対して呼出し
を行なうようにすることができる。第２図の２６
のような各DIP（２重列形パツケージ）スイツ
チ・パツケージは８個のトグル・スイツチ（第３
Ｂ図の２６Ｂのような）を持ち、各スイツチは閉
じている場合、ドライバ／センサ回路の出力とエ
ツジ・コネクタ植込ピン２２の対応する１つに接
続されているドライバ／センサ植込ピン（すなわ
ち、ドライバ／センサ植込ピン２３の１つ）とを
接続する。DIPスイツチ２６は普通閉位置に維持
されているが、特定の印刷回路ボード又はテスト
されるべき特定種類の印刷回路ボードのために行
うPSPの設定処理中に開くことができる。ドライ
バ／センサ回路に接続されるのを防止しなければ
ならないような例えば、テストされるボードが±
15ボルト範囲以上の電源電圧を要求する場合、対
応するDIPスイツチ２６はテストされるボードの
電源入力にそのような高い電源電圧を供給するた
めに家族ボードを接続する前に開放しなければな
らない。DIPスイツチ２６は、±15ボルト・レン
ジ以上の出力電圧によつてドライバ／センサ回路
が破損されないように、テストされるボードがそ
のような範囲以上の出力電圧を発生する場合には
開放状態のままに維持されるであろう。

更に、もしテストされるボードがドライバ／セ
ンサ回路の出力を番号191以上のエツジ・コネク
タのピンに接続することを要求する場合、使用さ
れていないドライバ／センサ回路に接続されるド
ライバ／センサ植込ピンをそこのDIPスイツチ２
６を開くことによつてそこに接続されているエツ
ジ・コネクタ・ピンを切離すことができ、適切な
家族ボード４０を使用してドライバ／センサ植込
ピン２３からの信号をそのようなドライバ／セン
サ出力信号を要求する上記のエツジ・コネクタ・
ピンが切離されたエツジ・コネクタ植込ピン２２
へ接続することができる。

故に、DIPスイツチ２６は次のような場合に、
各々の対応するエツジ・コネクタ・ピンからドラ
イバ／センサ出力を切離すことに使用される。そ
れは(1)ドライバ／センサ回路の出力が対応するエ
ツジ・コネクタ・ピン以外の場所に接続されるべ
きである場合、又は(2)対応するエツジ・コネク
タ・ピンが対応するドライバ／センサ回路の出力
の出力信号以外の電圧又は信号を受信するできで
ある場合等である。例えば、対応するエツジ・コ
ネクタ・ピンが電源電圧の供給を受けなければな
らないような場合である。

接続ボード１２は、更に第２図でそれぞれ数字
34と32で指定した複数の電源電圧植込ピンと接地
植込ピンとを有する。電源植込ピン３２，３４は
DSPに含まれているプログラマブル電源出力及び
種々の定電圧電源出力に個々に接続される。電源
電圧植込ピン３４は更に電源電圧を所定のエツ
ジ・コネクタ植込ピン２２へ接続するために家族
ボードを使用し得るようにしてある。それによつ
て、テストされるボードの希望する電源電圧入力
ピンへ必要な電源電圧を提供することができる。

第７図の高速処理装置（HSP）の内部高速バス
１６１へ接続されている１群の植込ピン３５も接
続ボード１２に取付けられており、HSPの内部高
速バスに対する外部からの呼出しをすることがで
きる。

家族ボード４０は第６図の斜視図及び第４図の
端部側面図に見ることができる。家族ボード４０
は特定のエツジ・コネクタ植込ピン２２、ドライ
バ／センサ植込ピン２３、及び（又は）電源電圧
植込ピン３２，３４等に接続することができるコ
ネクタ又はソケツトを取付けるための設備を有す
る幅の狭い長形ボードである。家族ボード４０の
種々のワイヤ又は導体は所定の群の前記植込ピン
の間の電気接続を行ない、そのため、テストされ
るボードの電源入力に接続されているエツジ・コ
ネクタ植込ピン２２に種々の電源電圧を接続する
ことができ、また、使用されていないドライバ／
センサ植込ピン２３からの出力信号をHSPエツ
ジ・コネクタ１６，１８，２０の１つに直接プラ
グすることができないような位置にあるか若しく
はテストされるボードのピン番号１９１以上の入
力ピン又は出力ピンに接続されるエツジ・コネク
タ植込ピンに接続することができる。

以上述べた植込ピン、DIPスイツチ、家族ボー
ドとそれに関連するコネクタ等の配列の目的は特
殊なテストされるボードが必要とするその「不一
致」（例えば標準の配列に「対応しない」）ピンに
対して電源電圧、接地電圧、種々のドライバ／セ
ンサ出力信号等を電気的に接続し得るようにする
ことである。このようなピン配列は、ほとんどの
デイジタル電子製品又は製品群は１群の印刷回路
ボードを接続するための複数のエツジ・コネクタ
を持つ「母ボード」を少くも１つ含むという事実
から好しいものである。電源電圧、クロツク信
号、種々のデータ・バス等のピンの定義は、普通
特定の母ボードにプラグされるすべての印刷回路
ボードについて同一であり、一種族の製品のすべ
てについて同一である。故に、通常、１つの家族
ボードはテスト目的のPSPに対し、特定種族の製
品のすべての印刷回路ボードの接続に使用するこ
とやができる。

ある印刷回路ボードはPSPのエツジ・コネクタ
１６，１８，２０に差込むことができないコネク
タを持つているかもしれない。それでもこのコネ
クタはその両端にソケツト又はそのような接続具
が接続されている特別接続ケーブルを使用して
PSPに接続することができる。その１方のソケツ
トは適当なドライバ／センサ植込ピン又は電源植
込ピンに接続することができ、他方のコネクタは
他の方法では接続することができないテストする
ボードのコネクタのピンに接続することができ
る。 第３Ａ図は第２図の接続ボード１２の１部
の拡大図を表わす。第３Ｂ図はコネクタ・ピン第
０番及び第１番がどのようにして対応するエツ
ジ・コネクタ植込ピン２２、ドライバ／センサ植
込ピン２３、DIPスイツチ２６等に接続されれる
かを表わす。前述したように、対応するエツジ・
コネクタ・ピンはともに接続されて対応するエツ
ジ・コネクタ植込ピン２２へ接続される。故に、
第３Ｂ図のエツジ・コネクタ・ピン４２，４４，
４６はすでて導体６０へ接続される。導体６０は
エツジ・コネクタ植込ピン２２Ａとスイツチ２６
Ａの１端子に接続される。スイツチ２６ＡはDIP
パツケージ２６′のスイツチ２６の１つである。
スイツチ２６Ａの他方の端子はドライバ／センサ
植込ピン２３Ａに接続される。同様にして、エツ
ジ・コネクタ・ピン４１，４３，４５とエツジ・
コネクタ植込ピン２２Ｂはすべて導体６２へ接続
され、DIPパツケージ２６′のスイツチ２６の１
つであるスイツチ２６Ｂの１方の側に接続され
る。スイツチ２６′の他の端子はドライバ／セン
サ植込ピン２３Ｂに接続される。第２図及び第３
Ａ図の残りのエツジ・コネクタ・ピン、エツジ・
コネクタ植込ピン、DIPスイツチ、ドライバ／セ
ンサ植込ピンも同様に接続される。

第４図はエツジ・コネクタ１６，１８，２０の
エツジ・コネクタ・ピンを表わす接続ボード１２
の側面図である。この図は家族ボード４０のコネ
クタがいかにエツジ・コネクタ植込ピン２２Ａ，
２２Ｂにプラグされるかを表わす部分図でもあ
る。

第５図はドライバ／センサ植込ピン２３Ｃに対
するドライバ／センサ回路５４Ａの接続を略図的
に表わしたものである。この発明の好ましい実施
例では、各ドライバ／センサ植込ピンは接続する
ボード１２の上に延びている上部とボード１２の
下に延びている下部とを有し、対応するドライ
バ／センサ回路の入力／出力端子に直接接続され
ている。ドライバ／センサ植込ピンはスイツチ２
６Ｃの１方の端子に接続され、第３Ｂ図に示され
ているように、スイツチ２６Ｃの他の端子はエツ
ジ・コネクタ植込ピン２２Ｃとエツジ・コネク
タ・ピン４２，４４，４６に接続される。

第６図において、家族ボード４０は複数の導体
（８０，８１，８２のような）を持つ幅の狭い長
形ボード４０′を有する。ボード４０は群６５，
６６のような植込ピン群を差込むことができるよ
うなソケツトから成る７０，７２，７３のような
複数のコネクタを含んで構成される。例えば、植
込ピン６５は接続ボード１２の表面から延びる１
群のドライバ／センサ植込ピンでも良く、植込ピ
ン６６はエツジ・コネクタ植込ピンとすることが
できる。コネクタ７０の選ばれたピンから延びる
導体７７，７８，７９はそれぞれ狭いボード４
０′の導体８２，８１，８０に接続される。コネ
クタ７２の選ばれたピンから延びるそれぞれ対応
する導体７７′，７８′，７９′も導体８２，８
１，８０に接続される。コネクタ７２は植込ピン
６６にプラグすることができる。ドライバ／セン
サ植込ピン６５に供給されたドライバ／センサ出
力信号はボード４０′の導体に接続され、更に植
込ピン６６の対応するエツジ・コネクタ植込ピン
に導かれてそこから各対応するエツジ・コネク
タ・ピンへ接続される。DIPスイツチはボード４
０の配線導体に接続されているドライバ／センサ
植込ピンに接続されており、普通は開放位置にな
ければならないということに注意すべきである。
点線７０Ａ，７２Ａは、コネクタ７０，７２が狭
いボード４０′の側部に便宜上硬く取付けられる
ということを表わしている。

コネクタ７３は狭いボード４０′の導体８０，
８１，８２ではなく、他の導体へ導体８３，８
４，８５を使用して接続される。コネクタ７３は
３２，３４のような電源電圧植込ピンにプラグす
ることができ、そのため適当な電源電圧を導体７
３に接続されている各対応する導体８３′，８
４′，８５′を介して種々のエツジ・コネクタ植込
ピンの１つへ接続することができる。

前述したように、先行する従来のデイジタル回
路ボード用携帯用テスタは電源電圧信号、携帯用
テスタからテストされるボードの適当なピンへの
入力テスト信号、テストされるボードの出力ピン
に発生し携帯用テスタの適当なセンサ回路へ接続
される信号等をその携帯用テスタに接続するため
に、複雑で大きく且つ高価なインターフエース・
アダプタ・ボードを必要とする。前述したような
「並列に接続された」３つの最も慣用的なピン間
隔を有するエツジ・コネクタと、そのようなエツ
ジ・コネクタ・ピンとそれに対応するエツジ・コ
ネクタ植込ピンとの相互接続と、家族ボードとそ
れに関連するコネクタとの組合せに使用されるド
ライバ／センサ植込ピン等の組合せによつて、
PSPの主処理装置で個々に選び得るドライバ／セ
ンサ回路を使用すると、最も多くの場合、上記の
ようなインターフエース・アダプタ・ボードを使
用する必要がない。PSPの主処理装置用のテス
ト・プログラムは各ドライバ／センサ回路の動作
モードを制御し、PSPプログラマによつて選ばれ
決められたドライバ／センサ回路の１つへテス
ト・データを接続するように書込むことができ
る。

前述したPSPの更にその詳細及びこの出願で開
示した図面は前述の共に出願中の米国特許出願第
895892号の中にも記載してある。キーボードの操
作と各プログラムについて、及びこの発明のPSP
の動作は前述の共に出願中の米国特許第895892号
にも記載してある。

前述した接続ボード１２の各要素は複雑なイン
タフエース・ボードの必要性をなくするものであ
るが、前述の米国特許出願第895892号にも述べて
いるように、テストされる印刷回路ボードの包括
的なテストと故障発見乃至欠陥分離及び高速に動
作して使用者に便利となるような携帯用印刷回路
ボード・テスタの出現が強く望まれてきた。これ
まで、前述の「工場テスタ」のみが適当な高速動
作と故障発見乃至欠陥分離を可能としていた。不
幸にも、工場テスタは携帯用印刷回路ボード・テ
スタに組込むためには価格及び寸法の両面で適当
な点からはるかにかけ離れた大きなメモリー回
路、多重送信回路及び高速主処理装置回路等を使
用している。

従つて、この発明によると、印刷デイジタル回
路ボード・テスト用の包括的な高速テスト及び故
障発見乃至欠陥分離などの高速テスト動作を達成
しうるようにした携帯用テスタを得るために、複
雑なインターフエース・アダプタを使用せず、そ
の上、テスタに使用する高速メモリー回路、高速
多重送信回路、及び高速主処理装置回路の必要使
用量を最少とすることにより上記の問題を解決す
ることができた。

又、上記の問題を別な面から、すなわち、主処
理装置からテストされるボードの適当なピンに対
するデータの効率良く且つ高速な接続を行うため
のソフトウエア技術の分野からもその解決を計つ
た。

この発明による高速処理装置（HSP）は比較的
低速な主処理装置より相当高速で動作するようプ
ログラムすることができるから、主処理装置に応
答し、それと同時に動作して主処理装置から並列
フオーマツトで受信したデータを192個のドライ
バ／センサ回路のそれぞれ所定のものに、高速且
つ直列に接続することができる。高速直列出力は
「Ｈ」フアイルと称するサブルーチンで達成でき
る。このサブルーチンはHSPのためのオブジエク
ト・コードのフオームでHSPメモリーに記憶され
ている。このサブルーチンは「着信バス」として
テストされるボードの特定のピン群を規定し、テ
ストプログラムのそれぞれ単一命令に含まれてい
る各16ビツト・データ・ワードを「着信バス」に
直列に接続する。

HSPは前述の米国特許出願第895892号の第５図
に相当詳しく記載してある。同図はこの出願の第
７図にも表わしてある。出願第895892号の図面に
使用されている引用番号はこの出願の図面の引用
番号と同一番号を使用している。

第７図を参照すると、主処理装置２８″（前述
の米国出願第895892号にも詳しく説明してある）
は主バス２７に接続される。主処理装置からテス
トされるボードの予め規定された「着信バス」に
送信される前述のデータ・ワードの高速移動に特
に関係するHSPの各要素は内部バス１６１、並列
入力直列シフト・レジスタ１６６、HSPランダ
ム・アクセス・メモリー１６３、マイクロ・コン
トローラ１６５、命令レジスタ１６９、読出専用
メモリー１７１、及び制御回路１５１等を含むも
のである。これらHSPの各要素は直列シフト・レ
ジスタ１６６に予め並列にロードされたデータ・
ワードをHSPの予めプログラムされた演算サイク
ル速度でピン制御回路１５１へ直列にシフトする
１群の「シフト・データ・アウト」（SDO）命令
の実行を可能にするように共同して動作する。各
データ・ビツトのために予め規定された着信装置
はHSPメモリー装置１６３に記憶されている対応
するSDO命令の独立変数としてHSPオブジエク
ト・コードに特定されている。各SDO命令及び
それに対応する独立変数がマイクロ・コントロー
ラ１６５に応答してRAM１６３から命令レジス
タ１６９にロードされると、直列シフト・レジス
タ１６６のデータ・ワードの各対応するビツトは
ピン制御回路１５１にシフトされる。読出専用メ
モリー装置１７１は現在命令レジスタ１６９にあ
るSDO命令をデコードして制御バス１７２に
種々の制御信号を発生させる。該制御バス１７２
は現在のSDO命令の実行を可能にするため、
HSPの種々の要素に接続される導体を有する。

直列シフト・レジスタ１６６からシフト出力さ
れたデータ・ワードの現ビツトは導体２０２、ピ
ン制御回路１５１、バス４７の導体の１つを介し
て前述の米国出願第895892号の第３Ｂ図の選ばれ
たドライバ／センサ回路の「Ｈ」入力に導かれ
る。命令レジスタ１６９にある現命令の「独立変
数」ビツトはピン制御回路１５１へゲートされ、
前述の米国特許出願第895892号の第３Ａ図乃至第
３Ｃ図にも詳細に記載してある192個のドライ
バ／センサ回路の１つを選ぶための８ビツト・ア
ドレスを作成する。命令レジスタ１６９の現命令
をデコードして読出専用メモリー１７１によつて
作られた他の信号Ａ，Ｂ，Ｍ，，AS，XS入
力（前述の米国特許出願の第３Ｂ図）は、選ばれ
たドライバ／センサ回路に送信するためにバス４
７に出力され、更に後述するように、選ばれたド
ライバ／センサ回路の動作モード及びタイミング
を制御する。

携帯用処理装置（PSP）用プログラマはPSPベ
ーシツク（BASIC）と称するプログラミング言
語を使用（前述の米国特許出願第895892号にも説
明してある）する。それは、ほとんど公知のプロ
グラミング言語のステートメントを使用するが、
更に印刷回路ボード及びその製品のような論理回
路及びそのシステムのテストのためのコンピユー
タを基礎とする機械に使用するに特に適した数々
のその他のステートメントを含むものである。

HSPのマイクロ−コントローラ１６５（前述の
米国特許出願第895892号にも記載してある）はラ
ンダム・アクセス・メモリー１６３にオブジエク
ト・コード・フオームで記憶されている命令を遂
行することができる別の処理装置として動作する
（第５図の他の要素と協同して）。

前述したように、HSPをPSPの主処理装置とと
もに動作させ、予め規定された着信バスに対する
データ・ワードの高速接続を達成するため、PSP
プログラマにより、まず、最初HSPオブジエク
ト・コードで着信バスを規定するサブルーチンを
HSPメモリー１６３（第７図）にロードすること
が必要である。そのサブルーチンは１群のデー
タ・シフト出力（SDO）命令を持ち、その命令
が主処理装置からHSPの直列シフト・レジスタ１
６６にロードされたデータ・ワードの各対応する
ビツトを受信するよう、テストされるボードのそ
れぞれ所定のピンを規定する。そのように、バス
を規定するサブルーチンのそれぞれのSDO命令
の独立変数と指定されたピンの群はここで「着信
バス」と呼ぶことにする。

SDOバスを特定するバス規定サブルーチン
は、HSPが遅い処理装置とともに動作する補助の
高速処理装置として使用する場合に使用される
（前述の米国特許出願895892号に第４図とともに
説明してある）。

第８Ａ図の流れ図に表わしてあるいくつかの予
備工程ではHSPで使用できるフオームでSDOバ
ス規定サブルーチンを得ることが要求される。最
初、PSPプログラマはバス規定サブルーチンを構
成する命令を持つPSPベーシツクの特別プログラ
ムを書く。バス規定サブルーチンはHSPアセンブ
リ言語で書かれた１群のSDO命令を含み、各
SDO命令はテストされるボードのピン番号をそ
の独立変数の中に含めてある。その各ピンはバス
規定サブルーチンに規定されている着信バスであ
り、データ・ワードの対応するビツトの着信先で
ある。このサブルーチンは第８Ａ図のブロツク２
１１に表わしてあるように、主処理装置に入れら
れ、その主記憶装置に記憶される。主処理装置の
プログラムはHSPアセンブラとしてPSPを動作さ
せる命令を含み、主メモリー内のバス規定サブル
ーチンは第８Ａ図のブロツク２１２に表わしてあ
るように、HSPアセンブラに対抗してランし、
SDOサブルーチン用のHSPオブジエクト・コー
ドを作成する。SDOバス規定サブルーチン用の
HSPオブジエクト・コードはここでは「Ｈ」フア
イルと呼ばれる。

次に、PSPプログラマはブロツク２１３に表わ
すように「Ｈ」フアイルを磁気テープに記録す
る。この発明の現に実施している実施例では第８
Ａ図のブロツク２１４に表わしてあるように、
「Ｈ」フアイルは磁気テープからPSPの主メモリ
ー装置にロードされる。前に述べたように、Ｈフ
アイルはテスト・プログラムの演算中に、主メモ
リー装置からHSPメモリー１６３に転送される。
この時点でPSPはテストプログラムを実行するた
めの待状態にあり、そしてテスト・プログラムは
バス規定サブルーチンを呼出し、主メモリーから
予め定められた着信バスへのデータ・ワードの高
速入力を達成する。

前述のバス規定サブルーチンは主処理装置内に
HSPアセンブリ言語で書けられたときには、例え
ば、次のようなフオームになるものでよい。

ISR SDO 47 SDO 93 SDO １ SDO 199 SDO 132 〓 HLT このバス規定サブルーチンは「シフト・レジス
タへ入力」（ISR）命令を含み、その後に続き、
テストされるボードのピンのアドレスをその独立
変数の部分として夫々指定している１続きの
SDO命令を持つ。そのテストされるボードはそ
のSDO命令に対応するシフト・レジスタ１６６
に記憶されているデータ・ワードのデータ・ビツ
トの着信先である。このプログラム・シーケンス
は以上述べたSDO命令の後に「休止」または
「ホルト」（HLT）命令を持つ。更に、このプロ
グラムはHSPアセンブラを働かせて前述の「Ｈ」
フアイルを作り、それを磁気テープに記録する命
令を含んで構成される。そこで、PSPプログラマ
は「Ｈ」フアイルを磁気テープから主処理装置の
メモリーに記憶し、テストされるボードのための
テスト・プログラムを磁気テープから主処理装置
のメモリーに記憶することができる（第８Ａ図の
ブロツク２１４に表わす）。第８Ａ図の流れ図の
最後の工程を完了すると、PSPはテスト・プログ
ラムを実行するよう待状態となる。

第８Ａ図の流れ図は主メモリーのテスト・プロ
グラムの実行中に主処理装置から着信バスの前述
の予め定められたピンへデータ・ワードを送信す
るための工程を表わす。そのテスト・プログラム
は現在主処理装置のメモリーにある「Ｈ」フアイ
ルをHSPメモリー１６３の所定のアドレスにロー
ドする命令を含む。そのテストされるボードのた
めのテスト・プログラムは「Ｈ」フアイルに規定
された着信バスに急速なデータの転送を行うこと
が必要となるまで、その種々の命令を実行する。
そこで、テスト・プログラムは、「Ｈ」フアイル
を主処理装置のメモリーからLHSP命令の独立変
数で指定されたHSPメモリー１６３の指定位置か
ら始まるメモリー１６３の記憶位置へ記憶する
「高速処理装置記憶」（LHSP）命令を実行する
（第８Ｂ図のブロツク２２１に表わす）。PSPプロ
グラムの次の命令は「高速処理装置記憶終了」
（ELHSP）命令である。

次に、テスト・プログラムはHSPメモリー１６
３内にある希望するバス規定サブルーチンの最初
のHSPメモリー・アドレスをその独立変数として
持つ「高速処理装置実行及び続行」（RHSPC）命
令を実行する（第８Ｂ図のブロツク２２２）。こ
れは前述のISR命令を実行させる。RHSPC命令
はその命令の独立変数で規定されたHSPメモリー
の位置に現在記憶されているサブルーチンの実行
を開始する。この命令はHSPサブルーチンの実行
を開始するだけでなく、自動的に主処理装置に対
しその正規のサイクル速度でそのPSP基礎プログ
ラムの後に続く命令を継続実行させるようにす
る。

ISR命令がHSP命令レジスタ１６９にある場
合、それはHSPに作用して主処理装置からの次の
16ビツト・データ・ワードを（この例では16ビツ
ト・データ・ワードである）。HSPの直列シフ
ト・レジスタ１６６に並列フオーマツトでロード
させる。ISR命令を実行すると、前述の16ビツ
ト・データ・ワードがシフト・レジスタ１６６に
ロードされるまでHSPを「待」状態にする。

そのうちに、主処理装置がそのRHSPC命令の
実行を完了するとすぐ、テスト・プログラムの次
の命令を実行する。テスト・プログラムの次の命
令は「高速処理装置書込」（WHSP）命令であ
る。命令は目的の16ビツト・データ・ワードを主
バス２７に送信する。その結果、HSPは前述の
ISR命令及び命令レジスタ１６９に応答して直ち
にデータ・ワードをシフト・レジスタ１６６に並
列ロードする。この１続きの工程は第８Ｂ図のブ
ロツク２２３に表わしてある。WHSP命令の独立
変数は16ビツト・データ・ワードであるというこ
とに注目すべきである。

データ・ワードがシフト・レジスタ１６６にロ
ードされるとすぐ、HSPはHLT命令に達する
か、16ビツトのすべてがシフト・レジスタ１６６
からシフト出力されるまで、次に続く１続きのバ
ス規定サブルーチンのSDO命令を遅い主処理装
置の動作に関係なく実行する。（HSPはHSPクロ
ツク回路１５３に挿入された数によつてプログラ
ムされ、主処理装置よりも50倍から100倍速く動
作することができる。）「Ｈ」フアイルからHSPメ
モリー装置１６３に記憶されたバス規定サブルー
チンの１続きのSDO命令はその後に命令HLT
（休止）を持ち、HSPメモリー装置１６３の次の
命令を実行することを防止する。一方、第８Ｂ図
のブロツク２２５で述べたように、PSP主処理装
置はWHSP命令の実行を完了するとすぐSHSP
（停止HSP）命令を実行する。このプログラムの
SHSPの目的は主処理装置に対しHSPで実行され
るべきバス規定サブルーチンのHLT命令を待つ
ようにさせることである。前述のHLT命令を実
行すると、主処理装置はテスト・プログラムのそ
の後の命令の実行を続行する。

この発明によると、HSPはまた、テストされる
ボードの「出力バス」又は「ソース・バス」とし
て予め規定されたバスのピンから第７図の直列シ
フト・レジスタ１６６に対してデータを急速且つ
直列にシフトさせる「シフト・データ・イン」
（SDI）命令を実行させる能力を有する。予め規
定された「ソース・バス」はHSPに記憶されてい
るSDIバス規定サブルーチンで規定される複数の
ピンで構成される。それは、前述の「着信バス」
が前述のHSPに記憶されているSDOバス規定サ
ブルーチンで規定される複数のピンで構成される
のと本質的に同一方式である。SDIバス規定サブ
ルーチンがHSPによつて実行される場合、デー
タ・ビツトはテストされるボードの予め規定され
たピンからHSPの直列シフト・レジスタ１６６の
直列データ入力２０１に直列に転送される。この
ような方法で、全16ビツト・ワードが直列シフ
ト・レジスタ１６６に直列にシフトされると、そ
の16ビツト・ワードは並列フオーマツトで内部バ
ス１６１のそれぞれの導体に送信され、データ出
力レジスタ回路１６０によつて各対応する主バス
２７の導体に並列に出力され、そこから主処理装
置へ接続される。それ故、テストされるボードか
ら主処理装置へデータを高速で接続する仕方は主
処理装置からテストされるボードの予め規定され
た着信バスへ並列フオーマツト・ワードを前述の
方法で接続する仕方と類似の方法で達成すること
ができる。テストされるボードの種々の出力ピン
を構成する「ソース・バス」を規定する独立変数
を持つ複数のSDI命令を含むバス規定サブルーチ
ンを記憶し実行するために行われる主処理装置と
HSPとの協同動作は「着信バス」に対する前述の
バス規定サブルーチンの動作とほぼ類似である。

前述の米国特許願第895892号にも述べているよ
うに、このHSPはPSPに対しマイクロプロセツサ
及び自己発振型クロツク発生器を持つ印刷回路ボ
ードのような非同期動作印刷回路ボード又は他の
非同期動作製品のテストを行わせる能力を有す
る。先行技術の印刷回路ボード・テスタは非同期
動作印刷回路ボードを有効にテストすることが相
当困難であつた。

この発明によると、「ピンがハイになるのを待
つWAITコマンド」、「ピンがローになるのを待つ
WAITコマンド」、「欠陥のためのWAITコマン
ド」、「無欠陥のためのWAITコマンド」等を含む
４つのWAIT（待ち）コマンドを実行する能力を
有する。これら４つのWAITコマンドのそれぞれ
を実行するHSPの動作は本質的には同一である。
この場合、HSPの動作は特定のWAITコマンドで
指定された条件と合致するまで第７図のHSPクロ
ツク発生器１５３で作られたHSPクロツク信号を
「凍結」又は「休止」させることである。特定の
WAITコマンドを実行すると、それはHSPクロツ
ク発生器１５３からのクロツク・サイクルを停止
させる。カウンタ回路及び他の従来型のゲート及
びタイミング回路から成るクロツク回路１５３は
当業者が容易に形成することができる。特定の
WAITコマンドによつて指定された条件が一致す
ると、現HSP演算サイクルの停止は終了する。指
定された条件が一致するかどうかを検知するため
に、HSPは第９図に表わすような排他的オア回路
２５１を有する。その回路２５１はその１方の入
力に命令レジスタ１６９のWAITコマンドの存在
を表わす読出専用メモリー１７１からのデコード
出力２５３の接続を受ける。命令レジスタ１６９
にあるWAITコマンドのデコードに従つて発生し
た読出専用メモリー１７１の他の出力は適切な
「ピン・ハイ」、「ピン・ロー」、「欠陥」、「無欠
陥」状態を発生して、排他的オア回路２５１の入
力２５５に対する第２の入力信号を出力させる。
入力２５３と入力２５５への信号が一致した場
合、排他的オア回路２５１は信号１７２Ａを発生
してHSPクロツク回路１５３による前記の現クロ
ツク・サイクルの停止を終了させる。勿論、希望
により排他的オア回路２５１は出力反転回路も持
ち、出力１７２Ａの出力信号の極性を変えること
もできる。そのような排他的オア回路は当業者に
とつては公知である。

主処理装置はHSPのステータス・レジスタ１５
５に記憶されている種々のフラグに基づいて高速
処理装置と応答する。これはHSPが主処理装置を
制御するただ１つの方法である。主処理装置は
HSPの制御を受けるために、HSPのステータス・
レジスタ１５５の種々のフラグのステータスを監
視しなければならない。それ故、主処理装置と
HSPとが相互に作用してPSPがテストされるボー
ドの非同期動作をテストすることができるように
する方法を次に述べる。HSPがWAITコマンドを
実行するとき、それはステータス・レジスタ１５
５のフラグをセツトし、クロツク発生器１５３の
動作を停止させて、HSPの動作を休止する。主処
理装置はステータス・レジスタ１５５の内容を読
み、そのフラグがセツトされているということを
確認して、必要に応じて自己の動作を変更する。
その後、WAITコマンドによつて指定された状態
が発生した場合、HSPはカウンタ１５３のクロツ
ク発生の停止を終らせてWAITコマンド及びHSP
メモリー１６３のその後に続く命令の実行を続
け、ステータス・レジスタ１５５の前述のフラグ
をリセツトする。次いで、主処理装置はステータ
ス・レジスタ１５５を読み、そして続行する。主
処理装置がHSPを待たなければならない場合、又
は結果として「待ち」を伴うときはいつでも、そ
の間中、単にそのステータス・レジスタ１５５の
フラグを用いてループを形成し、フラグがHSPに
よつてリセツトされるまでその回転を続ける。

代表的に、処理装置の動作はHSPのある行為、
例えばHSPのバス規定サブルーチンと呼ばれるあ
る行為を起動し、次いで主プログラムの或る他の
部分の遂行を続けるように動作する。今、主処理
装置がHSPから追加するデータを必要とする点に
達した場合、処理装置はステータス・レジスタ１
５５の適当なフラグをテストする。HSPは主処理
装置よりずつと高速であるから、要求するデータ
は大抵入手できるが、もしできない場合は、主処
理装置はHSPが要求するデータを発生してフラグ
をリセツトするまでそのフラグにより「ループ」
を構成するようにプログラムされる。次いで、主
処理装置はデータ送出レジスタ１６０を読取り、
データを得る。

PSPはBIP命令によつて規定されたバスのすべ
てのビツトで表わされるバイナリ数に１を加える
「バイナリ加算ピン」（BIP）命令を実行すること
ができる。そのバスはBIP命令の独立変数で指定
された複数のピンを含むように構成される。同様
にして、バイナリ減算ピン（BDP）命令はBDP命
令の独立変数を構成する１組のピンの論理レベル
で作られたバイナリ数を減算する。BIP及びBDP
命令は指定したピンに対する多数の論理状態の組
合せを発生させるためにFOR／NEXTループの
中で使用することができる。

SPH（ピンを高位に移動）及びSPL（ピンを低
位に移動）ステートメントはそれぞれSPH又は
SPL命令の独立変数で指定された１群のピンの論
理状態によつて作られたバイナリ数のビツトを左
から右へシフトする。SPH命令はバイナリ数がそ
れぞれ右へシフトされたときに左のピンを論理
「１」に置換え、SPL命令は左へシフトするとき
にバイナリ数の右方のビツトを論理「０」に置換
える。

もし、PSPがテストされるボードの特定のピン
をアドレスすると、欠陥ラインに受信した情報の
みが（前述の米国特許出願第895892号にも記載し
てある）そのピンに存在する情報となる。グルー
プ欠陥ラインからの情報は第７図の優先権エンコ
ーダ１５０に入力され、その優先権エンコーダ１
５０からそれぞれステータス・レジスタ１５５の
適当なフラグ・ビツトと、CRC発生器１８０
と、ピン状態RAM１８１とに接続される。必要
な場合、主処理装置はHSPによるWAITコマンド
の実行によつてセツトされるステータス・レジス
タ１５５のＸフラグを基準にしてその動作を変更
する。このフラグは特定のWAITコマンドで指定
された状態が一致したときにリセツトされる。す
なわち、ピンの応答はピン制御回路及び優先権エ
ンコーダを介して排他的オア回路２５１（第９
図）の１入力へゲートされる。回路２５１の他方
の入力は実行中のWAITコマンドに応答する。命
令レジスタ１６９からデコードされた信号は指定
した状態が一致したときにHSPクロツク発生器の
停止状態が終了するよう、排他的オア回路の出力
１７２Ａの極性を反転する。

PSPは、押されたキーを検査するため、最初
PSPをいかに設定するかをオペレータに指令する
ような命令をテスト・プログラムの中に含みうる
能力がある。主処理装置はどのキーが押されたか
を示すキーボード・エンコーダからの信号によつ
て指定された第３のテーブルのアドレス位置をア
クセスする。主処理装置はそのアドレス位置から
そのキー・ワード（SOEなどのような押された
キーの名称）に対応するバイナリ・コードを取得
し、それを主処理装置入力バツフアに入力する。
次いで、実行キーが押されると、主処理装置は入
力バツフアの情報に示されているコマンドを実行
し、そのバツフアの内容を検査して次の動作を決
定する。すなわち、主キーに関するコマンド・キ
ーによるPSPの動作は個々の文字ではなく、一連
の文字のためのバイナリ・コードが適当な表から
引き出されるということを除き、シフト・キーに
よるその動作と本質的に同一である。

前述のシステムは予め規定された着信バスに対
して希望するデータを非常に高速に転送すること
ができる。更にそれは各16ビツト・データ・ワー
ドのデータ・ビツトを着信バスの適切なピンに直
列にシフトするため、更に１又はそれ以上の別の
命令を必要とした従来の技術に要求されるだろう
大きなプログラム作成の努力に対して非常にわず
かなプログラム作成動作だけでよいということが
わかる。

普通非常に遅い主処理装置とともに動作する高
速処理装置を使用することは複雑且つ高価な多重
送信回路用回路ボード或は類似の印刷回路ボード
を必要とすることが明らかである。オペレータが
実行キーを押圧し、テープからテスト・プログラ
ムをロードした後、テスト・プログラムが家族ボ
ードをプラグに差込む指令をPSPに表示させ、
DIPスイツチ・パツケージを開放する（たぶんそ
のケーブルはテストされるボードの追加のコネク
タに対して種々の植込ピンを接続することに使用
される）。テスト・プログラムは、更に正しい電
源電圧が現われているかどうかをしらべるため、
PSPに種々のピンをテストさせる命令を含んでい
る。テスト・プログラムは家族ボードを識別する
ために短くされているその不使用ピンをテストす
ることができ、それによつて、オペレータが正し
い家族ボードを実際に差込んだかどうかを知るこ
とができる。

前述の米国特許出願第895892号の第１Ｂ図に表
わしているキーボード１２と「コマンド・キーワ
ード」とを使用する方法はそこに詳細に説明され
ている。PSPキーボードのキーに応答する従来型
キーボード・エンコーダは前述の米国特許出願第
895892号の第１B2図に表わすキーボードに接続
されたパネル・ボードに設けてある。命令キーの
回路の動作はシフト・キーの動作と同様である。
主処理装置のソフトウエアはそのキーボードのど
のキーが押圧されたかを表示し、またシフト・キ
ーが押圧されたかコマンド・キーが押圧されたか
どうかを表示するキーボード・エンコーダからの
信号を受信する。この情報は主処理装置の入力バ
ツフアにロードされる。主処理装置はこの情報を
キーボード入力の次の３つのレベルのうちの１つ
の質問に使用する。すなわち、それらは(1)コマン
ド・キーまたはシフト・キーのどちらも押圧され
ていない、(2)シフト・キーが押圧されている、(3)
コマンド・キーが押圧されている等である。

その他のバス規定サブルーチンも追加して
「Ｈ」フアイルに記憶させ、それらを個別的に
PSPテスト・プログラムによつて呼出するように
することができる。そのため、複数の別々に規定
した着信バスを、主処理装置からのデータを高速
で転送するための着信先として指定することがで
きるということがわかるであろう。

以上説明したこの発明の実施例から、この発明
はその目的を十分に達成し得ることができ、前述
したその効果を得ることができたことが明らかと
なつたであろう。

【図面の簡単な説明】

第１図はこの発明による携帯用サービス・テス
ト処理装置の斜視図、第２図は第１図の処理装置
の接続ボードの平面図、第３Ａ図は第２図の接続
ボードの拡大部分図、第３Ｂ図は第３Ａ図の配列
のエツジ・コネクタ・ピンとスイツチと植込ピン
との接続を表わす概略配線図、第４図は第１図の
携帯用サービス・テスタの親ボードと、接続ボー
ドの２つの植込ピンに接続された第６図の家族ボ
ードのコネクタの１部との関係を表わす第３Ａ図
の接続ボードの概略端部側面図、第５図は第２図
及び第３図の接続ボードのドライバ／センサ植込
ピン、エツジ・コネクタ植込ピン及びエツジ・コ
ネクタ・ピンに対するドライバ／感知回路の電気
接続を表わす略図、第６図は第１図の携帯用サー
ビス・テスタとともに使用される家族ボードの概
略構成と電気接続を表わした部分斜視図、第７図
は第１図の携帯用サービス・テスタの高速処理装
置のブロツク線図、第８Ａ図は第７図の高速処理
装置のメモリーに記憶されるべきバス規定サブル
ーチンを発生するに必要な工程を表わす流れ図、
第８Ｂ図は第８Ａ図の工程に従つて作られたサ
ブ・ルーチンに従つて動作する第１図のテスタの
主処理装置の演算工程を表わす流れ図、第９図は
WAITコマンド実行中HSPクロツク発生器の動作
を休止することに使用される回路を表わすブロツ
ク図である。 １０…携帯用サービス処理装置、１２…接続ボ
ード、１４…印刷回路ボード、１６，１８，２０
…エツジ・コネクタ、２２…エツジ・コネクタ植
込ピン、２３，２３Ｃ…ドライバ／センサ植込ピ
ン、２６…DIPスイツチ、３２，３４…電源電圧
植込ピン、４０…家族ボード、４１〜４３…エツ
ジ・コネクタ・ピン、２６Ｃ…スイツチ、５４Ａ
…ドライバ・センサ回路、７０，７２，７３…コ
ネクタ、６５，６６…植込ピン、７７〜８５…導
体、２８′…主処理装置、１５１…ピン制御回
路、１５３…HSPクロツク回路、１５４…バツフ
ア、１５０…優先権エンコーダ、１５５…ステー
タス・レジスタ、１５９…データ入力レジスタ、
１６０…データ送出レジスタ、１６３…RAMメ
モリー、１６５…マイクロ・コントローラ、１６
６…直列シフト・レジスタ、１６７…マルチプレ
クサ、１６８…カウンタ、１６９…命令レジス
タ、１７０…送信ポート、１７１…読出専用メモ
リー、１７３…マルチプレクサ、１８０…CRC
発生器、１８１…ピン状態RAM、２５１…排他
的オア回路。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 第１の処理装置と、 (ロ) 前記第１の処理装置に接続されたバスと、 (ハ) それぞれ入／出力端子を有する複数のドライ
   バ／センサ回路と、 (ニ) 前記処理装置内のデータ・ワードのそれぞれ
   のビツトの着信先がテスタのどの出力であるか
   を規定する情報を記憶する情報記憶手段と、 (ホ) 直列及び並列出力の双方を前記バスに接続可
   能な並列及び直列入出力可能なシフト・レジス
   タと、 (ヘ) 前記処理装置から前記シフト・レジスタへ前
   記データ・ワードを並列フオーマツトで転送
   し、及び前記シフト・レジスタから前記処理装
   置へ情報を並列フオーマツトで転送する手段
   と、 (ト) 前記データ・ワードのビツトを前記シフトレ
   ジスタから直列にシフト出力し、情報を前記シ
   フト・レジスタに直列にシフト入力する手段
   と、 (チ) 前記記憶された着信先決定情報に従つて選ば
   れた前記ドライバ／センサ回路のデータ入／出
   力端子に対して前記直列シフト・ビツトをゲー
   トし、前記データ入／出力端子から受信した情
   報を前記シフト・レジスタに対してゲートする
   手段と、 (リ) 前記ビツトを前記ドライバ／センサ回路の
   入／出力端子からテストされる印刷回路ボード
   の所定のピンに選択的に送信する手段 とから成る印刷回路ボード用テスタ。 ２ 前記テスタは更にテストされる印刷回路ボー
   ド用のテスト・プログラムを記憶するメモリーを
   含み、前記情報記憶手段は前記第１の処理装置よ
   り相当速い演算サイクル速度で動作する第２の処
   理装置を含み、該第２の処理装置は命令レジスタ
   と、前記着信先決定情報を有する命令を含むバス
   規定サブルーチンを記憶するメモリーと、前記命
   令レジスタに応答して前記命令をデコードする命
   令デコード手段とを含むことを特徴とする特許請
   求の範囲第１項記載のテスタ。 ３ 処理装置と、前記処理装置に接続されたバス
   と、それぞれ入／出力端子を有する複数のドライ
   バ／センサ回路と、テストされる印刷回路ボード
   の所定のピンに前記入／出力端子を接続する手段
   とを含むテスタを用いて、複数のピンを有する印
   刷回路ボードをテストする方法であつて、 (イ) テストされるボードのどのピンが前記処理装
   置に記憶されている入力データ・ワードのそれ
   ぞれのビツトの着信先であるのか、及びテスト
   されるボードのどのピンから出力データ・ワー
   ドのそれぞれのビツトを出力するのかを決定す
   る情報を記憶し、 (ロ) 前記データ・ワードを前記処理装置から並列
   及び直列入出力可能なシフト・レジスタへ並列
   フオーマツトで送信し、 (ハ) 前記入力データ・ワードのそれぞれのビツト
   について、前記シフト・レジスタからのビツト
   を直列にシフト・アウトし、前記記憶されてい
   る着信先決定情報に従つて選ばれた前記ドライ
   バ／センサ回路の前記入力に対して該ビツトを
   ゲートし、該ビツトで表わされた情報を前記ド
   ライバ／センサ回路の入／出力端子から前記印
   刷回路ボードの所定のピンに対して送信し、 (ニ) 前記出力データ・ワード・ビツトのそれぞれ
   について、前記印刷回路ボードの所定のピンか
   ら対応するドライバ／センサ回路を通してビツ
   トを受信し、更に該ビツトを前記シフト・レジ
   スタに対してゲート入力し、 (ホ) 前記出力データ・ワードを前記シフト・レジ
   スタから前記処理装置へ並列フオーマツトで送
   信する 各工程から成ることを特徴とする印刷回路ボード
   のテスト方法。 ４ 第１の信号を発生する非同期動作型デイジタ
   ル回路をテストするテスタであつて、 (イ) 第１の処理装置と、 (ロ) 前記第１の処理装置を動作させるためのクロ
   ツク信号を発生するクロツク発生手段と、 (ハ) 前記第１の信号が第１の論理レベルにあると
   きに第２の信号を発生する手段と (ニ) 前記第２の信号に応答し、前記クロツク発生
   手段の動作を休止し、前記クロツク信号のそれ
   以上の発生を一時的に防止する手段と、 (ホ) 前記第１の信号が第２の論理レベルに変化し
   たときに第３の信号を発生する手段と、 (ヘ) 前記第３の信号に応答して前記クロツク発生
   手段の動作を再び続行して前記処理装置による
   命令の遂行を続行させる手段 とから成る処理装置型テスタ。 ５ 前記テスタは更に、第２の処理装置と、前記
   非同期動作型デイジタル回路をテストするための
   テスト・プログラムを記憶するメモリーとを含
   み、前記第１の処理装置は前記第２の処理装置よ
   り相当速い演算サイクル速度で動作する特許請求
   の範囲第４項記載の処理装置型テスタ。 ６ 第１の信号を発生し非同期的に動作するデイ
   ジタル回路をテストするために、第１の命令を記
   憶するメモリーを持つ第１の処理装置と、該第１
   の処理装置の動作を遂行するためのクロツク信号
   を発生するクロツク発生手段とを有する処理装置
   型テスタを制御する方法であつて、 (イ) 前記第１の信号が第１の論理レベルにあると
   きに第２の信号を発生し、 (ロ) 前記第２の信号に応答し、前記クロツク発生
   手段の動作を休止して前記クロツク信号のそれ
   以上の発生を一時的に防止し、 (ハ) 前記第１の信号が第２の論理レベルに変化し
   たときに第３の信号を発生し、 (ニ) 前記第３の信号に応答し、前記クロツク発生
   手段の動作を再び続行して前記第１の処理装置
   による命令の遂行を続行させる 各工程から成ることを特徴とする処理装置型テス
   タの制御方法。 ７ 前記テスタは更に第２の処理装置を含み、該
   第２の処理装置は前記デイジタル回路をテストす
   るテスト・プログラムを記憶する第２のメモリー
   を持つ主処理装置であり、前記第１の処理装置は
   前記第２の処理装置より相当速い速度で動作する
   処理装置であり、前記制御方法は更に前記工程(ロ)
   の休止動作とほぼ同時に前記第２の信号に応答し
   て前記第２の処理装置にフラグをセツトする工程
   と、前記第３の信号に応答して前記フラグをリセ
   ツトする工程とを含み、それによつて前記第２の
   処理装置は前記テスト・プログラムに従つて前記
   フラグを読出し解釈することにより非同期的に動
   作する回路の動作と前記第２の処理装置の動作と
   を調整させることができるようにしたことを特徴
   とする特許請求の範囲第６項記載の制御方法。