JPS624728B2

JPS624728B2 -

Info

Publication number: JPS624728B2
Application number: JP53142252A
Authority: JP
Inventors: Motoichiro Inoe
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1978-11-20
Filing date: 1978-11-20
Publication date: 1987-01-31
Also published as: JPS5569806A

Description

【発明の詳細な説明】この発明は被制御機器の一連の動作を制御する
シーケンス制御装置、特にクロツク信号を用いて
必要とする精度が異なる大量ステツプの処理を行
つて出力信号を発生させるようにしたシーケンス
制御装置における制御方式に関する。

シーケンス制御装置としては次のような各方式
がある。

(1) ダイオードマトリツクス方式パルスカウンタとダイオードピンにより構成
される最も基本的な装置。

(2) ワイヤードロジツク方式上記のダイオードピンの代りに論理素子を用
いたもので、データ処理も可能になる。

(3) PLA（プログラマブル・ロジツク・アレ
イ）方式上記の一部をメモリとし、プログラム変更が
容易。クロツク運転の場合もある。

(4) CPUコントロール方式上記の全部がメモリとなり、クロツクで運転
され、複雑な制御ができる。

しかし、これらの各方式には次のような得失が
ある。すなわち、(1)、(2)の方式は処理速度は速い
が、処理内容が単純で、ステツプが多くなると回
路が複雑化し、組立やチエツクのコストが高くな
る。

(3)のPLA方式は、スタテイツクな場合は処理
速度が速く、ステツプがある程度増加しても回路
はそれ程複雑にならないが、処理内容が単純なの
は上記と同様である。また、クロツクで運転され
ると処理速度は遅くなるが、複雑な処理を行うこ
とができ、プログラムメモリの使用効率も向上す
るので実質的にはCPUコントロール方式に近く
なるが構成はやや複雑になる。

(4)のCPUコントロール方式は、汎用のLSIが使
用できるので比較的簡単な構成となり、プログラ
ムメモリの使用効率も良く、データ処理等を含む
複雑かつ大量のステツプを処理することができる
が処理速度は遅い。

この発明は大量ステツプの処理が可能なクロツ
ク運転されるPLA方式又はCPU方式によるシー
ケンス制御装置を対象とする。

このようなシーケンス制御装置の主な機能は、
予め設定された情報から被制御機器の動作の時間
的配分を行うことであり、そのため基準時間がタ
イミングパルス信号として外部から又は内部で供
給されているのが普通である。そして、ある特定
の被制御機器が動作時間になつたことを検知し、
そのための出力信号を出すまでの時間が応答速度
であり、この速さによつて制御精度がほぼ決定さ
れる。この応答速度は、上記タイミングパルスの
特定カウントデータに対して比較すべき制御デー
タ（メモリに記憶されている）が多い程処理ステ
ツプが多くなるため遅くなり、またその処理を行
うためのPLAやCPUを運転するクロツク信号周
波数が高くなる程速くなる。

被制御機器は電子回路である場合もあるし、モ
ータ、ソレノイド、ランプ等の機械的なものであ
る場合もある。ここでは特に機械的なものの方を
問題とするが、一般的にソレノイド、クラツチ、
パルスモータ等の数ミリ秒〜数十ミリ秒で動作す
るものは、機械の位置や運動量等を決めるために
使用されており、比較的制御精度が要求される。
これに対し、ランプ、ヒータ、駆動モータ等は動
作するのに数百ミリ秒〜数秒を要するため、あま
り制御精度が要求されない。

したがつて、シーケンス制御装置の応答速度は
実質的にはソレノイド、クラツチ、パルスモータ
等の制御精度に合わせなければならないため、処
理ステツプ数が多い場合にはクロツク信号周波数
を高めて高速処理を行わなければならず、装置が
高価になつていた。しかし、ランプやヒータ、駆
動モータ等のあまり制御精度を必要としないもの
にとつてはその応答速度はあまり意味がないこと
になる。

この発明は上記のような点に鑑みてなされたも
ので、シーケンス装置全体の処理速度を上げるこ
となく、高精度を要する一部の被制御機器に対し
てのみ必要な応答速度を確保しようとするもので
ある。

そのため、この発明によるシーケンス制御装置
における制御方式は、あまり制御精度を要しない一般制御用の多数の
出力データをそれぞれ所定ビツトの比較データと
共に第１のメモリに格納し、上記一般制御用の出力データより少ない数の精
密制御用の出力データをそれぞれ上記比較データ
よりビツト数の多い比較データと共に第２のメモ
リに格納し、クロツク信号よりはるかに周波数の低いタイミ
ングパルス信号を第１のカウンタによつてカウン
トさせると共に、この第１のカウンタが最大カウ
ント値になる毎に出力する信号を第２のカウンタ
によつてカウントさせ、上記第１のメモリと第２のメモリに格納されて
いるデータをそれぞれクロツク信号による所定の
タイミングで順次読出し、第１のメモリから読出された比較データと第２
のカウンタのカウントデータとを比較して、両デ
ータが一致した時に該比較データと共に読出され
た出力データを一般制御用の出力信号として出力
し、第２のメモリから読出された比較データと第
１、第２のカウンタのカウントデータによる一連
のカウントデータとを比較して、両データが一致
した時に該比較データと共に読出された出力デー
タを精密制御用の出力信号として出力することを
特徴とする。

このようにすることにより、一連のクロツク信
号によつて高精度を要しない各ステツプの処理を
一順する間に、高精度を要する各ステツプの処理
を複数回行なうことができ、それによつて精度の
異なる出力信号を発生させて、各被制御機器の動
作を必要とする制御精度に応じて制御することが
できる。

しかも、クロツク信号の周波数をそれ程高くし
なくてよいので、高速処理が可能な高価な装置を
使用する必要がなくなり、安価に実施できる。

以下、添付図面を参照してこの発明の実施例を
説明する。

第１図はこの発明をPLA方式のシーケンス制
御装置に適用した実施例のブロツク図である。

図中１はあまり制御精度を要しない一般制御の
データを格納した第１のメモリ（以下「ROM
(A)」という）で、付属回路であるアドレスポイン
タ２によつてアドレツシングされてそのデータが
順次読出される。各データは比較データＤ_CAと出
力データＤ_OAとからなつており、比較データＤ_CA
は第１のコンパレータ３に、出力データＤ_OAはゲ
ート回路４に夫々読出される。一方、５は制御精
度を要する精密制御用のデータを格納した第２の
メモリ（以下「ROM(B)」という）で、アドレス
ポインタ６によつてアドレツシングされてそのデ
ータが順次読出される。各データはやはり比較デ
ータＤ_CBと出力データＤ_OBとからなつており、比
較データＤ_CBは第２のコンパレータ７に、出力デ
ータＤ_OBはゲート回路４に夫々読出される。

８は制御すべき機械の内部で発生される基準時
間データとしてのタイミングパルス信号TP（例
えば50Hz程度）を入力してカウントする第１カウ
ンタで、そのカウントデータＤ_C1をコンパレータ
７の下位にビツトに出力する。９は第１カウンタ
が最大カウント値になる毎に出力される信号をカ
ウントする第２カウンタで、そのカウントデータ
Ｄ_C2をコンパレータ３及びコンパレータ７の上位
ビツトに出力する。例えば、第１のコンパレータ
３の比較ビツトが８ビツト、第２のコンパレータ
７の比較ビツトが10ビツトであるとすると、第１
カウンタ８は２ビツトのカウンタで、そのカウン
トデータＤ_C1はコンパレータ７の比較ビツトのう
ち下位２ビツトにラツチされる。そして、第１カ
ウンタ８がタイミングパルス信号TPを４ケカウ
ントする毎に（２ビツトでのカウント容量は４ケ
まで）第２カウンタ９がカウントアツプされる。
第２カウンタは８ビツトのカウンタで、そのカウ
ントデータＤ_C2はコンパレータ３の各比較ビツト
とコンパレータ７の比較ビツトのうち上位８ビツ
トにラツチされる。

コンパレータ３はROM(A)１からの比較データ
Ｄ_CAと第２カウンタ９からのカウントデータＤ_C2
とを比較し、両者が一致した時にのみ一致信号ａ
を出力してゲート回路４を開き、その時の出力デ
ータＤ_OAを出力バツフア１０へ出力させる。一
方、コンパレータ７はROM(B)５からの比較デー
タＤ_CBと第１カウンタ８及び第２カウンタ９から
のカウントデータＤ_C1，Ｄ_C2を一連のカウントデ
ータ（前例の場合１０ビツトのカウンタデータ）
としたデータとを比較し、両者が一致した時にの
み一致信号ｂを出力してゲート回路４を開き、そ
の時の出力データＤ_OBを出力バツフア１０へ出力
させる。

１１はこのシーケンス制御装置を運転するため
のクロツク信号CL（例えば1MHz）を発生する
クロツク発振器、１２はタイミングコントローラ
であり、クロツク発振器１１によつて発生された
クロツク信号CLにより、所定のタイミングで順
次アドレスポインタ２，６のアドレスのインクリ
メント、コンパレータ３，７及びゲート回路４の
ストローブを行う。したがつて、クロツク信号
CLの所定サイクルで１ステツプの処理が行われ
る。

この実施例は、上記のようにコンパレータ７の
比較ビツトをコンパレータ３の比較ビツトよりも
多くし、さらに、ROM(B)５のデータ容量をROM
(A)１のデータ容量より少なくしておく。このよう
にすることによりROM(B)のデータはROM(A)のデ
ータよりも精度の高い出力信号を出すことができ
る。

例えば、前述のように第１のコンパレータ３の
比較ビツト数を８ビツト、第２のコンパレータ７
の比較ビツト数を10ビツトとし、ROM(A)１のデ
ータ容量を256ワード（各ワードは比較データＤ_C
_Ａ、出力データＤ_OA各８ビツトからなる）、ROM
(B)５のデータ容量を64ワード（各ワードは比較デ
ータＤ_CBが10ビツト、出力データＤ_OBが６ビツ
ト）と仮定するとその精度比は次のようになる。

コンパレータ３は第２カウンタ９からのカウン
トデータＤ_C2が変化しない間にROM(A)１の256ワ
ードのデータを順次読出してその比較データＤ_CA
とカウントデータＤ_C2とを比較するが、その間に
コンパレータ７はROM(B)５の64ワードのデータ
を順次読出してカウントデータＤ_C1，Ｄ_C2を一連
のカウントデータとしたものと４回比較すること
ができる。すなわち、ROM(B)のデータはROM(A)
のデータに比べて４倍の速さで４カウント分下位
まで比較できることになるから、その精度は４倍
となる。また、１ワードの処理（１処理ステツ
プ）に要する時間が５μＳであるとすれば、この
時の入力に対する応答時間の最大値は、 ROM(B)のデータ 64×５μＳ＝320μＳ
（MAX） ROM(A)のデータ 256×５μＳ＝1280μＳ
（MAX）となる。

このようにして、出力バツフア１０を介して一
般制御用及び精密制御用の異なる精度の出力信号
S₁〜Snが出力され、それによつて被制御機器の
動作を必要とする制御精度に応じて制御すること
ができる。

そして、クロツク信号CLの周波数、すなわち
それによつて運転されるこの装置の処理速度はタ
イミングパルス信号TPの一周期の間にコンパレ
ータ７が容量の少ないROM(B)５のデータの比較
を一順できる速さであればよく、ROM(A)及び
ROM(B)のデータを全て一順して比較する場合に
比して遥かに遅くて済むことになる。

以上説明したように、この発明の制御方式によ
れば、装置全体の処理速度を上げることなく、精
度を要求されるものに対しては充分な制御精度を
確保することができ、高精度処理用に別にランダ
ムロジツク等による補助回路を設けたりする必要
もなくなり、安価な装置で精密制御を含むシーケ
ンス制御を行うことができ、その効果は極めて大
きい。

【図面の簡単な説明】

図はこの発明をPLA方式のシーケンス制御装
置に適用した実施例を示すブロツク図である。１……第１のメモリ、５……第２のメモリ、
２，６……アドレスポインタ、３，７……コンパ
レータ、４……ゲート回路、８……第１カウン
タ、９……第２カウンタ、１０……出力バツフ
ア、１１……クロツク発振器、１２……タイミン
グコントローラ。

Claims

【特許請求の範囲】１クロツク信号を用いて必要とする制御精度が
異なる大量ステツプの処理を行なつて出力信号を
発生させ、その出力信号によつて各被制御機器の
動作を制御するシーケンス制御装置において、あまり制御精度を要しない一般制御用の多数の
出力データをそれぞれ所定ビツトの比較データと
共に第１のメモリに格納し、前記一般制御用の出力データより少ない数の精
密制御用の出力データをそれぞれ前記比較データ
よりビツト数の多い比較データと共に第２のメモ
リに格納し、前記クロツク信号よりはるかに周波数の低いタ
イミングパルス信号を第１のカウンタによつてカ
ウントさせると共に、この第１のカウンタが最大
カウント値になる毎に出力する信号を第２のカウ
ンタによつてカウントさせ、前記第１のメモリと第２のメモリに格納されて
いるデータを、それぞれ前記クロツク信号による
いるデータを、それぞれ前記クロツク信号による
所定のタイミングで順次読出し、前記第１のメモリから読出された比較データと
前記第２のカウンタのカウントデータとを比較し
て、両データが一致した時に該比較データと共に
読出された出力データを一般制御用の出力信号と
して出力し、前記第２のメモリから読出された比較データと
前記第１、第２のカウンタのカウントデータによ
る一連のカウントデータとを比較して、両データ
が一致した時に該比較データと共に読出された出
力データを精密制御用の出力信号として出力する
ことを特徴とする制御方式。