JPH0778697B2 - タイミング生成回路 - Google Patents
タイミング生成回路Info
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- JPH0778697B2 JPH0778697B2 JP62225043A JP22504387A JPH0778697B2 JP H0778697 B2 JPH0778697 B2 JP H0778697B2 JP 62225043 A JP62225043 A JP 62225043A JP 22504387 A JP22504387 A JP 22504387A JP H0778697 B2 JPH0778697 B2 JP H0778697B2
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- Japan
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- timing
- count value
- address
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子装置等を制御するときに用いられるタ
イミング信号を自由に設定することができるタイミング
生成回路に関する。
イミング信号を自由に設定することができるタイミング
生成回路に関する。
第２図は従来の可変タイミング生成回路を示す構成説明
図である。同図において、１は基準クロックφをカウン
トするタイミングカウンタであり、1Lはラッチ信号DCR
に従い、タイミングカウンタ１のリセット値を保持する
ラッチ、1Cはタイミングカウンタ１のカウント値とラッ
チ1L内の値を比較するコンパレータである。
図である。同図において、１は基準クロックφをカウン
トするタイミングカウンタであり、1Lはラッチ信号DCR
に従い、タイミングカウンタ１のリセット値を保持する
ラッチ、1Cはタイミングカウンタ１のカウント値とラッ
チ1L内の値を比較するコンパレータである。
また、TM1〜TMnはタイミング信号T1〜Tnを発生するタイ
ミング発生回路である。タイミング発生回路TM1は内部
に２つのコンパレータC1a,C1b、２つのラッチL1a,L1b及
び１つのフリップフロップFF1を設けており、ラッチ
L1a,L1bは各々タイミング信号T1のセットカウント値，
リセットカウント値をラッチ信号DS1,DR1に従い保持し
ており、コンパレータC1aはタイミングカウンタ１のカ
ウント値CAとラッチL1a内の値を比較し、コンパレータC
1bはタイミングカウンタ１のカウント値CAとラッチL1b
内の値を比較し、その結果を各々フリップフロップFF1
に出力している。フリップフロップFF1はコンパレータC
1aの出力信号をセット信号S1、コンパレータC1bの出力
信号をリセット信号R1として、タイミング信号T1を出力
している。なお、他のタイミング発生回路TM2〜TMnも、
タイミング発生回路TM1と同一の構成を有している。
ミング発生回路である。タイミング発生回路TM1は内部
に２つのコンパレータC1a,C1b、２つのラッチL1a,L1b及
び１つのフリップフロップFF1を設けており、ラッチ
L1a,L1bは各々タイミング信号T1のセットカウント値，
リセットカウント値をラッチ信号DS1,DR1に従い保持し
ており、コンパレータC1aはタイミングカウンタ１のカ
ウント値CAとラッチL1a内の値を比較し、コンパレータC
1bはタイミングカウンタ１のカウント値CAとラッチL1b
内の値を比較し、その結果を各々フリップフロップFF1
に出力している。フリップフロップFF1はコンパレータC
1aの出力信号をセット信号S1、コンパレータC1bの出力
信号をリセット信号R1として、タイミング信号T1を出力
している。なお、他のタイミング発生回路TM2〜TMnも、
タイミング発生回路TM1と同一の構成を有している。
このような構成において、ラッチ信号DCR,DS1〜DSn,DR1
〜DRnをラッチ1L,L1a〜Lna,L1b〜Lnbに送ることで、タ
イミングカウンタ１のリセット値及びタイミング発生回
路TM1〜TMnのセット値及びリセット値を適当に設定す
る。
〜DRnをラッチ1L,L1a〜Lna,L1b〜Lnbに送ることで、タ
イミングカウンタ１のリセット値及びタイミング発生回
路TM1〜TMnのセット値及びリセット値を適当に設定す
る。
そして図示しないリセット信号をタイミングカウンタ１
に出力することで、タイミングカウンタ１のカウント値
CAを初期値（例えば“0"）に設定する。
に出力することで、タイミングカウンタ１のカウント値
CAを初期値（例えば“0"）に設定する。
以降の動作をタイミング発生回路TM1において説明す
る。タイミング発生回路TM1内のラッチL1a,L1bには、そ
れぞれラッチ信号DS1,DR1により所定のデータd1s,d1rが
格納されており、コンパレータC1a,C1bによりタイミン
グカウンタ１のカウント値CAと常に比較されている。
る。タイミング発生回路TM1内のラッチL1a,L1bには、そ
れぞれラッチ信号DS1,DR1により所定のデータd1s,d1rが
格納されており、コンパレータC1a,C1bによりタイミン
グカウンタ１のカウント値CAと常に比較されている。
そして、タイミングカウンタ１のカウント値CAとラッチ
L1aのデータd1sが一致するとフリップフロップFF1のカ
セット入力部にセット信号S1を送り、タイミングカウン
タ１のカウント値CAとラッチL1bのデータd1rが一致する
とフリップフロップFF1のリセット入力部にリセット信
号R1を送る。従って、フリップフロップFF1より出力さ
れるタイミング信号T1は、d1s＜d1rとすると、タイミン
グカウンタ１のカウント値CAがd1sに達すると立上り、
その後カウント値CAがd1rに達すると、立下る。
L1aのデータd1sが一致するとフリップフロップFF1のカ
セット入力部にセット信号S1を送り、タイミングカウン
タ１のカウント値CAとラッチL1bのデータd1rが一致する
とフリップフロップFF1のリセット入力部にリセット信
号R1を送る。従って、フリップフロップFF1より出力さ
れるタイミング信号T1は、d1s＜d1rとすると、タイミン
グカウンタ１のカウント値CAがd1sに達すると立上り、
その後カウント値CAがd1rに達すると、立下る。
このような動作はタイミング発生回路TM2〜TMnにも同様
に並列的に行われる。しかる後、タイミングカウンタ１
のカウント値CAとラッチ1Lのデータの一致がコンパレー
タ1Cにより検出されるとコンパレータ1Cより制御信号SC
がタイミングカウンタ１に出力され、タイミングカウン
タ１のカウント値CAが初期化されると１サイクルが終了
する。従って、ラッチ信号DS1〜DSn,DR1〜DRnを適当に
設定することで、ｎ個のタイミング信号T1〜Tnを発生さ
せることができる。また各タイミング信号T1〜Tnのタイ
ミングは、ラッチ信号DS1〜DSn,DR1〜DRnによりラッチL
1a〜Lna,L1b〜Lnb内に任意のセット値，リセット値を格
納することで自由に変更することができる。
に並列的に行われる。しかる後、タイミングカウンタ１
のカウント値CAとラッチ1Lのデータの一致がコンパレー
タ1Cにより検出されるとコンパレータ1Cより制御信号SC
がタイミングカウンタ１に出力され、タイミングカウン
タ１のカウント値CAが初期化されると１サイクルが終了
する。従って、ラッチ信号DS1〜DSn,DR1〜DRnを適当に
設定することで、ｎ個のタイミング信号T1〜Tnを発生さ
せることができる。また各タイミング信号T1〜Tnのタイ
ミングは、ラッチ信号DS1〜DSn,DR1〜DRnによりラッチL
1a〜Lna,L1b〜Lnb内に任意のセット値，リセット値を格
納することで自由に変更することができる。
従来の可変タイミング生成回路は以上のように構成され
ているので、タイミング発生回路TM1〜TMn各々にラッチ
及びコンパレータが必要となる。従ってタイミング信号
Ｔの数を増やすことで回路規模が大きくなり、消費電力
も増大する。このため、集積化を行う際にチップ面積が
大きくなるだけでなく、集積回路の製造条件が厳しくな
り、ひいては製品化におけるコストアップにつながる問
題点があった。
ているので、タイミング発生回路TM1〜TMn各々にラッチ
及びコンパレータが必要となる。従ってタイミング信号
Ｔの数を増やすことで回路規模が大きくなり、消費電力
も増大する。このため、集積化を行う際にチップ面積が
大きくなるだけでなく、集積回路の製造条件が厳しくな
り、ひいては製品化におけるコストアップにつながる問
題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、タイミング信号の数を増やしても回路規模や
消費電力が増大せず、したがって集積化する場合にチッ
プ面積が小さくなりかつ集積化の容易な、複数の可変な
タイミング信号を発生するタイミング生成回路を得るこ
とを目的とする。
たもので、タイミング信号の数を増やしても回路規模や
消費電力が増大せず、したがって集積化する場合にチッ
プ面積が小さくなりかつ集積化の容易な、複数の可変な
タイミング信号を発生するタイミング生成回路を得るこ
とを目的とする。
この発明にかかるタイミング生成回路は、時間経過に応
じたタイミングカウント値を発生するタイミングカウン
タと、複数のタイミング信号発生回路各々の動作タイミ
ングを指示するカウント値をアドレスに対応させて時間
的序列に従って格納する記憶部と、前記アドレスを順次
指定し、前記時間的序列に従い前記記憶部より前記動作
タイミングを指示するカウント値を順次選択する第１の
選択手段と、前記時間的序列に従い前記複数のタイミン
グ信号発生回路を順次選択する第２の選択手段と、前記
タイミングカウンタのタイミングカウント値と前記第１
の選択手段により選択されたカウント値を比較する比較
手段とを備え、前記第２の選択手段により選択された前
記タイミング信号発生回路は、前記比較手段による一致
の比較結果に応答してタイミング信号を発生させるよう
構成されている。
じたタイミングカウント値を発生するタイミングカウン
タと、複数のタイミング信号発生回路各々の動作タイミ
ングを指示するカウント値をアドレスに対応させて時間
的序列に従って格納する記憶部と、前記アドレスを順次
指定し、前記時間的序列に従い前記記憶部より前記動作
タイミングを指示するカウント値を順次選択する第１の
選択手段と、前記時間的序列に従い前記複数のタイミン
グ信号発生回路を順次選択する第２の選択手段と、前記
タイミングカウンタのタイミングカウント値と前記第１
の選択手段により選択されたカウント値を比較する比較
手段とを備え、前記第２の選択手段により選択された前
記タイミング信号発生回路は、前記比較手段による一致
の比較結果に応答してタイミング信号を発生させるよう
構成されている。
この発明においては、記憶部にタイミング発生回路各々
の動作タイミングを指示するカウント値をアドレスに対
応させて格納するため、各タイミング発生回路内に動作
タイミングを指示する記憶領域を設ける必要はなく、ま
た、比較手段によりタイミングカウンタのタイミングカ
ウント値と第１の選択手段により選択されたカウント値
を比較するため、各タイミング発生回路内に比較手段を
設ける必要もない。
の動作タイミングを指示するカウント値をアドレスに対
応させて格納するため、各タイミング発生回路内に動作
タイミングを指示する記憶領域を設ける必要はなく、ま
た、比較手段によりタイミングカウンタのタイミングカ
ウント値と第１の選択手段により選択されたカウント値
を比較するため、各タイミング発生回路内に比較手段を
設ける必要もない。
第１図はこの発明の一実施例であるタイミング生成回路
を示す構成説明図である。同図において、１はタイミン
グカウンタであり、基準クロックφをカウントしてい
る。２はコンパレータであり、タイミングカウンタ１の
カウント値CAとメモリ３の出力値S3aを比較し、その結
果をタイミングカウンタ・アドレスカウンタリセットゲ
ート4,タイミングセットゲートGS1〜GSn及びタイミング
リセットゲートGR1〜GRnに一致信号・不一致信号として
出力している。
を示す構成説明図である。同図において、１はタイミン
グカウンタであり、基準クロックφをカウントしてい
る。２はコンパレータであり、タイミングカウンタ１の
カウント値CAとメモリ３の出力値S3aを比較し、その結
果をタイミングカウンタ・アドレスカウンタリセットゲ
ート4,タイミングセットゲートGS1〜GSn及びタイミング
リセットゲートGR1〜GRnに一致信号・不一致信号として
出力している。
メモリ３は、どのタイミングセットゲートGS1〜GSn,タ
イミングリセットゲートGR1〜GRnあるいはタイミングカ
ウンタ・アドレスカウンタリセットゲート４を有効にす
るかの情報とそのときのセット（リセット）すべきカウ
ント値とを組にして、その時間的序列（つまり、カウン
ト値の昇順）の順にアドレスを割当ててデータDTを格納
している。このようなデータDTは、アドレスデコーダ５
により指定されたアドレス信号Adに従い、上記カウント
値が出力軸S3aとしてコンパレータ２に出力され、指定
ゲート4,GS1〜GSn,GR1〜GRnの情報が出力値S3bとしてゲ
ートデコーダ８に出力される。
イミングリセットゲートGR1〜GRnあるいはタイミングカ
ウンタ・アドレスカウンタリセットゲート４を有効にす
るかの情報とそのときのセット（リセット）すべきカウ
ント値とを組にして、その時間的序列（つまり、カウン
ト値の昇順）の順にアドレスを割当ててデータDTを格納
している。このようなデータDTは、アドレスデコーダ５
により指定されたアドレス信号Adに従い、上記カウント
値が出力軸S3aとしてコンパレータ２に出力され、指定
ゲート4,GS1〜GSn,GR1〜GRnの情報が出力値S3bとしてゲ
ートデコーダ８に出力される。
アドレスデコーダ５はアドレスカウンタ６により指定さ
れたアドレス値S6をデコードし、アドレス信号Adとして
メモリ３に送り、アドレスカウンタ６はアドレス制御回
路７よりアドレス制御信号S7が送られると、アドレス値
を１増し、タイミングカウンタ・アドレスカウンタリセ
ットゲート４よりリセット信号S4が送られるとアドレス
値を初期値に設定する。
れたアドレス値S6をデコードし、アドレス信号Adとして
メモリ３に送り、アドレスカウンタ６はアドレス制御回
路７よりアドレス制御信号S7が送られると、アドレス値
を１増し、タイミングカウンタ・アドレスカウンタリセ
ットゲート４よりリセット信号S4が送られるとアドレス
値を初期値に設定する。
ゲートデコーダ８は、メモリ３の出力値S3bに従い、タ
イミングカウンタ・アドレスカウンタリセットゲート4,
タイミングセットゲートGS1〜GSn,タイミングリセット
ゲートGR1〜GRnのいずれかにゲートオン信号SONを送
る。
イミングカウンタ・アドレスカウンタリセットゲート4,
タイミングセットゲートGS1〜GSn,タイミングリセット
ゲートGR1〜GRnのいずれかにゲートオン信号SONを送
る。
タイミングカウンタ・アドレスカウンタリセットゲート
４は、コンパレータ２の出力信号S2が一致信号であり、
かつゲートデコーダ８によりゲートオン信号SONが送ら
れた時に、タイミングカウンタ１とアドレスカウンタ６
を初期化するリセット信号S4を送る。
４は、コンパレータ２の出力信号S2が一致信号であり、
かつゲートデコーダ８によりゲートオン信号SONが送ら
れた時に、タイミングカウンタ１とアドレスカウンタ６
を初期化するリセット信号S4を送る。
また、タイミングカセットゲートGS1〜GSnは各々コンパ
レータ２の出力信号S2が一致信号であり、かつゲートデ
コーダ８によりゲートオン信号SONが送られた時に、当
該フリップフロップFF1〜FFnのセット入力部にセット信
号を送り、タイミングリセットゲートGR1〜GRnは各々コ
ンパレータ２の出力信号が一致信号であり、かつゲート
デコーダ８によりゲートオン信号SONが送られた時に、
当該フリップフロップFF1〜FFnのリセット入力部にリセ
ット信号を送るゲートである。なお、フリップフロップ
FF1〜FFnは従来と同じ構成で、タイミング信号T1〜Tnを
発生する。
レータ２の出力信号S2が一致信号であり、かつゲートデ
コーダ８によりゲートオン信号SONが送られた時に、当
該フリップフロップFF1〜FFnのセット入力部にセット信
号を送り、タイミングリセットゲートGR1〜GRnは各々コ
ンパレータ２の出力信号が一致信号であり、かつゲート
デコーダ８によりゲートオン信号SONが送られた時に、
当該フリップフロップFF1〜FFnのリセット入力部にリセ
ット信号を送るゲートである。なお、フリップフロップ
FF1〜FFnは従来と同じ構成で、タイミング信号T1〜Tnを
発生する。
このような構成において、まず予めメモリ３に前述した
構成のデータDTを格納し、図示しないリセット信号によ
りタイミングカウンタ１及びアドレスカウンタ６を初期
化する。この時、データDTはメモリ３内に時間的序列に
従いアドレス順に格納されている。従って、初期化され
たアドレスカウンタ６の出力信号S6に応答してアドレス
デコーダ５から出力されるアドレス信号Adによりアクセ
スされるメモリ３の記憶領域には、最初にセット（リセ
ット）されるべきフリップフロップFF1〜FFnのゲートGS
1〜GSn,GR1〜GRnのいずれかを指定する情報と、そのカ
ウント値が保持されている。そして、これらの情報は各
々信号S3b,S3aとして、ゲートデコーダ8,コンパレータ
２に出力される。そして、信号S3bに従いゲートデコー
ダ８は該当するゲートGYX（Y:S,Rかつx:1〜ｎ）にゲー
トオン信号SONを送る。
構成のデータDTを格納し、図示しないリセット信号によ
りタイミングカウンタ１及びアドレスカウンタ６を初期
化する。この時、データDTはメモリ３内に時間的序列に
従いアドレス順に格納されている。従って、初期化され
たアドレスカウンタ６の出力信号S6に応答してアドレス
デコーダ５から出力されるアドレス信号Adによりアクセ
スされるメモリ３の記憶領域には、最初にセット（リセ
ット）されるべきフリップフロップFF1〜FFnのゲートGS
1〜GSn,GR1〜GRnのいずれかを指定する情報と、そのカ
ウント値が保持されている。そして、これらの情報は各
々信号S3b,S3aとして、ゲートデコーダ8,コンパレータ
２に出力される。そして、信号S3bに従いゲートデコー
ダ８は該当するゲートGYX（Y:S,Rかつx:1〜ｎ）にゲー
トオン信号SONを送る。
しかる後、タイミングカウンタ１のカウント値CAとメモ
リ３の出力値S3aが一致すると、コンパレータ２は一致
信号を全ゲートGS1〜GSn,GR1〜GRn及びタイミングカウ
ンタ，アドレスカウンタリセットゲート４に送る。ここ
でゲートオン信号SONが送られているのはゲートGYXのみ
であるので、ゲートGYXに接続されたフリップフロップF
FXのみセット（リセット）されたタイミング信号TXを発
生するのである。
リ３の出力値S3aが一致すると、コンパレータ２は一致
信号を全ゲートGS1〜GSn,GR1〜GRn及びタイミングカウ
ンタ，アドレスカウンタリセットゲート４に送る。ここ
でゲートオン信号SONが送られているのはゲートGYXのみ
であるので、ゲートGYXに接続されたフリップフロップF
FXのみセット（リセット）されたタイミング信号TXを発
生するのである。
一方、一致信号がコンパレータ２より送られると、アド
レスカウンタ制御回路７はアドレスカウンタ６に信号S7
を送り、アドレスカウンタ６のアドレス値S6を１増す。
その結果、アドレスデコーダ５によりデコードされたア
ドレス信号Adによりアクセスされるメモリ３のデータDT
は、２番目にセット（リセット）されるべきフリップフ
ロップFF1〜FFnのゲートGS1〜GSn,GR1〜GRnあるいはタ
イミングカウンタ・アドレスカウンタリセットゲート４
のいずれかを指定する情報とそのカウント値を示すデー
タとなる。
レスカウンタ制御回路７はアドレスカウンタ６に信号S7
を送り、アドレスカウンタ６のアドレス値S6を１増す。
その結果、アドレスデコーダ５によりデコードされたア
ドレス信号Adによりアクセスされるメモリ３のデータDT
は、２番目にセット（リセット）されるべきフリップフ
ロップFF1〜FFnのゲートGS1〜GSn,GR1〜GRnあるいはタ
イミングカウンタ・アドレスカウンタリセットゲート４
のいずれかを指定する情報とそのカウント値を示すデー
タとなる。
以降、同様の動作を繰り返し、アドレスデコーダ５によ
りメモリ３内の情報をタイミングT1〜Tn発生の時間的序
列に従い順次選択し、最終的にタイミングカウンタ・ア
ドレスカウンタセットゲート４が選択され、タイミング
カウンタ・アドレスカウンタリセットゲート４からリセ
ット信号S4が、タイミングカウンタ1,アドレスカウンタ
６に与えられ、初期化されることで１サイクルが終了す
る。また、各タイミング信号T1〜Tnのタイミングは、図
示しないCPU等よりメモリ書込信号Diを送り、メモリ３
内のデータDTを適当に書換えることで自由に変更するこ
とができる。
りメモリ３内の情報をタイミングT1〜Tn発生の時間的序
列に従い順次選択し、最終的にタイミングカウンタ・ア
ドレスカウンタセットゲート４が選択され、タイミング
カウンタ・アドレスカウンタリセットゲート４からリセ
ット信号S4が、タイミングカウンタ1,アドレスカウンタ
６に与えられ、初期化されることで１サイクルが終了す
る。また、各タイミング信号T1〜Tnのタイミングは、図
示しないCPU等よりメモリ書込信号Diを送り、メモリ３
内のデータDTを適当に書換えることで自由に変更するこ
とができる。
このように、どのゲート4,GS1〜GSn,GR1〜GRnをオンさ
せるかの情報とそのカウント値とを時間的序列に従いメ
モリ３に組にして格納することで、各フリップフロップ
FF1〜FFnに対応させてラッチを設ける必要はない。ま
た、メモリ３より時間的序列に従ったカウント値を順次
コンパレータ２に送り、タイミングカウンタ１のカウン
ト値CAと比較する構成としたので、各フリップフロップ
FF1〜FFnに対応させてコンパレータを設ける必要もな
い。従って、タイミング信号Ｔの数を増やす場合でも、
回路規模が大きくなることはなく、チップ面積の拡大，
消費電力の増大にはつながらない。このため、集積化も
容易である。また、チップ面積を小さくすることで、処
理速度の高速化にもつながる。
せるかの情報とそのカウント値とを時間的序列に従いメ
モリ３に組にして格納することで、各フリップフロップ
FF1〜FFnに対応させてラッチを設ける必要はない。ま
た、メモリ３より時間的序列に従ったカウント値を順次
コンパレータ２に送り、タイミングカウンタ１のカウン
ト値CAと比較する構成としたので、各フリップフロップ
FF1〜FFnに対応させてコンパレータを設ける必要もな
い。従って、タイミング信号Ｔの数を増やす場合でも、
回路規模が大きくなることはなく、チップ面積の拡大，
消費電力の増大にはつながらない。このため、集積化も
容易である。また、チップ面積を小さくすることで、処
理速度の高速化にもつながる。
なお、この実施例ではゲートGS1〜GSn,GR1〜GRnの選択
を、メモリ３内のデータDTをゲートデコーダ８によりデ
コードすることにより行ったが、アドレスデコーダ５の
出力アドレスAdに応答して順に選択するよう構成するこ
ともできる。この場合、メモリ３内に格納するデータDT
はカウント値だけですますことができ、ゲートデコーダ
８を省略することができる利点がある。しかしながら、
ゲートGS1〜GSn,GR1〜GRnの選択順は固定される。ま
た、デコーダ5,8は必要に応じて機能を分担（例えば上
位ビット，下位ビット）して複数個に分割し、個々の形
成面積を小さくし、集積化を容易にすることもできる。
を、メモリ３内のデータDTをゲートデコーダ８によりデ
コードすることにより行ったが、アドレスデコーダ５の
出力アドレスAdに応答して順に選択するよう構成するこ
ともできる。この場合、メモリ３内に格納するデータDT
はカウント値だけですますことができ、ゲートデコーダ
８を省略することができる利点がある。しかしながら、
ゲートGS1〜GSn,GR1〜GRnの選択順は固定される。ま
た、デコーダ5,8は必要に応じて機能を分担（例えば上
位ビット，下位ビット）して複数個に分割し、個々の形
成面積を小さくし、集積化を容易にすることもできる。
以上説明したようにこの発明によれば、１つの記憶部に
一括してタイミング発生回路各々の動作タイミングを指
示するカウント値をアドレスに対応させて格納し、１つ
の比較手段によりタイミングカウンタのタイミングカウ
ント値と第１の選択手段により選択されたカウント値を
比較する構成としたため、タイミング信号数が増えても
回路規模や消費電力は変わらない。その結果、集積化す
る場合にチップ面積が小さくなりかつ、集積化の容易
な、複数の可変なタイミング信号を発生するタイミング
生成回路を得ることができる。
一括してタイミング発生回路各々の動作タイミングを指
示するカウント値をアドレスに対応させて格納し、１つ
の比較手段によりタイミングカウンタのタイミングカウ
ント値と第１の選択手段により選択されたカウント値を
比較する構成としたため、タイミング信号数が増えても
回路規模や消費電力は変わらない。その結果、集積化す
る場合にチップ面積が小さくなりかつ、集積化の容易
な、複数の可変なタイミング信号を発生するタイミング
生成回路を得ることができる。
第１図はこの発明の一実施例であるタイミング生成回路
の構成説明図、第２図は従来のタイミング生成回路の構
成説明図である。 図において、１はタイミングカウンタ、２はコンパレー
タ、３はメモリ、４はタイミングカウンタ・アドレスカ
ウンタリセットゲート、５はアドレスデコーダ、６はア
ドレスカウンタ、７はアドレス制御回路、８はゲートデ
コーダ、GS1〜GSnはタイミングセットゲート、GR1〜GRn
はタイミングリセットゲート、FF1〜FFnはフリップフロ
ップ、T1〜Tnはタイミング信号である。 なお、各図中同一符号は同一または相当部分を示す。
の構成説明図、第２図は従来のタイミング生成回路の構
成説明図である。 図において、１はタイミングカウンタ、２はコンパレー
タ、３はメモリ、４はタイミングカウンタ・アドレスカ
ウンタリセットゲート、５はアドレスデコーダ、６はア
ドレスカウンタ、７はアドレス制御回路、８はゲートデ
コーダ、GS1〜GSnはタイミングセットゲート、GR1〜GRn
はタイミングリセットゲート、FF1〜FFnはフリップフロ
ップ、T1〜Tnはタイミング信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】時間経過に応じたタイミングカウント値を
発生するタイミングカウンタと、 複数のタイミング信号発生回路各々の動作タイミングを
指示するカウント値をアドレスに対応させて時間的序列
に従って格納する記憶部と、 前記アドレスを順次指定し、前記時間的序列に従い前記
記憶部より前記動作タイミングを指示するカウント値を
順次選択する第１の選択手段と、 前記時間的序列に従い複数の前記タイミング信号発生回
路を順次選択する第２の選択手段と、 前記タイミングカウントのタイミングカウント値と前記
第１の選択手段により選択されたカウント値を比較する
比較手段とを備え、 前記第２の選択手段により選択された前記タイミング信
号発生回路は、前記比較手段による一致の比較結果に応
答して、タイミング信号を発生させるタイミング生成回
路。 - 【請求項２】前記記憶部は、前記動作タイミングを指示
するカウント値に加え選択すべきタイミング発生回路の
情報をデータとして同一アドレスに格納しており、 前記第２の選択手段は、前記第１の選択手段により指定
された前記記憶部のアドレス内のデータにおける前記選
択すべきタイミング発生回路の情報に従い前記複数のタ
イミング信号発生回路を順次選択する手段である特許請
求の範囲第１項記載のタイミング生成回路。 - 【請求項３】前記第２の選択手段は、前記第１の選択手
段により指定されたアドレスに応答して前記複数のタイ
ミング信号発生回路を順次選択する特許請求の範囲第１
項記載のタイミング生成回路。 - 【請求項４】前記複数のタイミング信号発生回路は、そ
れぞれ前記比較手段による前記一致の比較結果に応答し
て、セットあるいはリセットされるフリップフロップを
備える特許請求の範囲第１項ないし第３項のいずれかに
記載のタイミング生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225043A JPH0778697B2 (ja) | 1987-09-08 | 1987-09-08 | タイミング生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225043A JPH0778697B2 (ja) | 1987-09-08 | 1987-09-08 | タイミング生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6466723A JPS6466723A (en) | 1989-03-13 |
| JPH0778697B2 true JPH0778697B2 (ja) | 1995-08-23 |
Family
ID=16823145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225043A Expired - Fee Related JPH0778697B2 (ja) | 1987-09-08 | 1987-09-08 | タイミング生成回路 |
Country Status (1)
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|---|---|
| JP (1) | JPH0778697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444842B1 (ko) * | 1997-12-30 | 2004-10-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리의 타이머 회로 |
-
1987
- 1987-09-08 JP JP62225043A patent/JPH0778697B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6466723A (en) | 1989-03-13 |
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