JPS6248142A - デジタル フレ−ム フオ−マツト器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 狭止公団 本発明はデジタル伝送システム、より詳細には１つある
いは複数の伝送ビット速度の複数のデジタル信号のフレ
ーム　フォーマツティング及びデフォ−マツティングに
関する。

見所Ω背景 信号のデジタル伝送が広（普及している。この目的のた
めに、異なる伝送特性及び異なる情報容量を持つさまざ
まなデジタル伝送媒体が提供されている。さまざまな伝
送媒体を効率的に使用するために、異なる伝送ビット速
度にて動作する伝送システムの階層化が行なわれている
。北米においては、この階層は１．５４４　Ｍｂ／ｓｅ
ｃにて伝送されるＤＳＬ信号、３．１５２　Ｍｂ／ｓｅ
ｃにて伝送されるＤＳ１Ｃ信号、６．３１２　Ｍｂ／ｓ
ｅｃにて伝送されるＤＳ２Ｓ２Ｏび４４．７３６　Ｍｂ
／ｓｅｃにて伝送されるＤＳ３信号を含む。さらにヨー
ロッパにおいては類似するが異なる階層が使用されてい
る。

伝送されるデジタル信号の全ては、ある種の信号変換端
末を介してこのデジタル階層に出入りする。これに加え
て、あるデジタル伝送速度から別のデジタル伝送速度に
するためには、１つあるいは複数のマルチプレキシング
　ステップが必要となる。例えば、ＤＳ１Ｃ伝送信号は
Ｍ　Ｉ　Ｃマルチプレクサ内で２つのＤＳＩ信号をマル
チプレキシングすることによって得られ、ＤＳ２伝送信
号はＭ１２マルチプレクサ内で４つのＤＳＩ信号をマル
チプレキシングすることによって得られ；そしてＤＳ３
伝送信号は２８個のＤＳＩ信号を最初に７個のＤＳ２Ｓ
２Ｏマルチプレキシングし、次にこの７個のＤＳ２Ｓ２
ＯＭ１３マルチプレクサを介してＤ３３信号にマルチプ
レキシングする２つのステップの動作によって得られる
。

いわゆるＭＸ３マルチプレクサ内においては、ＤＳＩ、
ＤＳ１Ｃ及びＤＳ２Ｓ２Ｏ混合がＤＳ３フォーマットに
マルチブレキシングされる。これを達成するためには、
最初、６．３１２　Ｍｂ／ｓｅｅのＤＳ２Ｓ２Ｏ得るた
めに４つのＤＳＩ信号がＤＳＬからＤＳ２マルチプレク
サ内でマルチプレキシングされる。同様に、２つのＤＳ
１Ｃ信号がそれぞれ最初に２つの１．５４４　Ｍｂ／ｓ
ｅｃの信号にするためにデマルチブレキシングされる。

次に、結果として得られた４つの１．５４４　Ｍｂ／ｓ
ｅｃの信号が６．３１２Ｍｂ／ｓｅｃのＤＳ２Ｓ２Ｏ得
るためにＤＳＬからＤＳ２マルチプレクサ内でマルチブ
レキシングされる。

次に、ＤＳ２Ｓ２Ｏシステム　タイミングの目的でＭＸ
３システムの６．３１２　Ｍｂ／ｓｅｃのタイミングを
得るために調節される。この６．３１２　Ｍｂ／ｓｅｃ
の信号が次に４４．７３６　Ｍｂ／ｓｅｃのＤＳ３レヘ
ルの信号を得るため６ニマルチプレキシングされる。つ
ま。

す、複数のマルチプレキシング　ステップが必要とされ
、例えば、ＤＳ１Ｃ信号については、デマルチプレキシ
ングに続くマルチプレキシング　ステップが要求される
。ＤＳ３フォーマットからの信号の回復は類似するデマ
ルチプレキシング　ステップを必要とする。この複数の
マルチブレキシング及び複数のデマルチプレキシングは
追加の装置を必要とし、中間位置での信号のドロップ及
びアト動作を割高にする。

高容量伝送には、１つあるいは複数の階層の複数のデジ
タル信号を中間のマルチプレクサ（デマルチプレクサ）
ステージあるいは複数の異なるマルチプレキシング（デ
マルチプレキシング）技術を必要とすることなく簡単に
結合できることが要求される。

発」図ど見立 本発明においては、１つあるいは複数のデジタル伝送ビ
ット速度を持つ複数の入りデジタル信号が１つの共通フ
レーム　フォーマットを使用して結合される。この共通
フレーム　フォーマットは複数のデータ　ビット位置及
び複数の他のビット位置ヲ含む。１つのフレーム内のデ
ータ　ビフＩ・位置の数は最も高い伝送ビット速度を持
つ入・リデジタル信号が収容できるように選択される。

データ　ビットは特定の入りデジタル信号によって決定
されるフレームのデータ　ビット位置の所定の位置に挿
入される。所定の共通フレー１、期間内に、特定の入り
信号に対して、この特定の入りデジタル信号のデジタル
伝送ビット速度と所定のセットのデジタル信号の１つの
伝送ビット速度との所定の関係に基づいて決定される複
数のフレームが生成される。他のビット位置はこの共通
フレームフォーマット内に分散される。

本発明の一面によると、この共通のフレーム期間内に特
定の入り信号に対して生成されるこの共通フレームの数
はこの特定の入り信号内の所定のセソｈの信号の最も低
い伝送ビット速度の信号と等価の信号の数に基づく所定
の関係に従って決定される。

一例としての実施態様においては、この共通フレーム　
フォーマットは個々がデータ　ビット位置及び他のビッ
ト位置を含む複数のビットのセットを含む。他のビット
位置は個々のセット内の所定のビット位置を占拠する。

共通フレーム期間当たりの共通フレームの数は個々の異
なる入り信号に対して異なる共通フレーム反復速度を使
用することによって調節できる。個々の入りデジタル信
号に対する共通フレーム反復速度はその特定の入りデジ
タル信号内の所定のセットの信号の最も低い伝送ビット
速度を持つ信号と等価の信号の数と所定のセットの信号
の最も低い伝送ビット速度の入り信号のフレーム反復速
度の分周とに基づく所定の関係に従って決定される。

同様に、１つあるいは複数のデジタル伝送ビット速度の
複数のデジタル信号を含む結合された信号は、再構成さ
れる特定のデジタル信号によって決定される受信された
共通フレームのデータ　ビット位置からデータ　ビット
を抽出することによってデフォ−マットされる。所定の
共通フレーム期間内にデフォ−マットされるフレームの
数は再構成される特定のデジタル信号のデジタル伝送ビ
ット速度と所定のセットのデジタル信号の１つのデジタ
ル伝送ビット速度との所定の関係に基づいて決定される
。

ｎ扛 本発明は以下の詳細な説明を図面を参照しながら読むこ
とによって一層明白になるものである。

本発明は高容量伝送を可能とするため１つあるいは複数
のデジタル伝送ビット速度を持つ複数のデジタル信号、
例えば、ＤＳＩ、ＤＳ１Ｃ，、ＤＳ２あるいはＤＳ３、
あるいはこれらの組合せを結合するのに使用される。第
１図には本発明の実施態様が使用される一例としての伝
送装置が示される。この目的のため、いわゆる近端バン
ク端末１０１−１から１０１−Ｎ及び遠端バンク端末１
０２−１から１０２−Ｎが示される。個々のバンク端末
１０１及び１０２はデジタル回線モジュール（ＤＬＭ）
及びインタリーバ及びディスインタリーバ　モジュール
（ＩＤＭ）を含み、１つあるいは複数のデジタル伝送ビ
ット速度の複数の１つあるいは複数のデジタル信号、例
えば、ＤＳＩ、ＤＳ１Ｃ，ＤＳ２あるいはＤＳ３、ある
いはこの組合せを結合して相互接続信号１ｒｓ）を形成
することができる。このＩｓ伝送信号は端末１０１から
伝送システム１０３に加えられ、また端末１０２から伝
送システム１０４に加えられる。逆に、■Ｓ伝送信号は
それぞれ伝送システム１０３及び１０４からバンク端末
１０１及び１０２に加えられる。バンク端末１０１及び
１０２は後に説明するように入りＩｓ倍信号複数のデジ
タル信号の適当な１つに変換する。伝送システム１０３
からのＩｓ信号出力はアト／ドロップ端末１０５−１か
ら１０５−Ｎに供給される。アト／ドロップ端末１０５
からのＩｓ比出力伝送システム１０７を介して複数のア
ト／ドロップ端子１０６−１から１０６−Ｎの対応する
１つに供給される。同様に、アト／ドロップ端末１０６
からのＩｓ比出力伝送システム１０７を介して複数のア
ト／ドロップ端末１０５の対応する１つに供給される。

Ｎ個のアト／ドロップ端末が示されるが、幾つかの伝送
経路はアト／ドロップ端末を持たず、他の幾つかの経路
は複数のアト／ドロップ端末を持つこともできる。つま
り、あるバンク端末は伝送システムに直接に接続され、
一方、他のバンク端末は１つあるいは複数の中間アト／
ドロップ端末を含む伝送経路を介して接続される。個々
のアト／ドロップ端末の所で、所定のセットの１つある
いは複数のデジタル信号、つまり、ＤＳＩ、ＤＳ１Ｃ，
ＤＳ２あるいはＤＳ３、あるいはこれらの任意の組合せ
が後に説明のワン　ステップ　マルチプレキシング法に
よってアト及び／あるいはドロップされる。

バンク端末及び／あるいはアト／ドロップ端末を相互接
続する伝送システムは高容量伝送を達成するために必要
に応じて数個のＩＳ信号をマルチプレキシングできる周
知の装置である。好ましくは、複数の結合されたＩｓ倍
信号伝送するために光波システムが使用される。

第２図は略ブロック図の形式にて一例としてのデジタル
回線モジュール（ＤＬＭ）、つまり、ＤＬＭ２０１、及
びこれとインタリーバ／ディスインタリーバ　モジュー
ル、つまりＩＤＭとの関係を示す。前述したごとく、Ｄ
ＬＭは本発明に従って１つあるいは複数のデジタル伝送
ビット速度を持つ１つあるいは複数のデジタル信号を伝
送のために信号をいわゆるＩｓ倍信号結合するための共
通のフレーム　フォーマットにフォーマット化するのに
使用される。

第８図に一例としてのＩｓ信号フレーム　フォーマット
が示される。Ｉｓ信号フレーム　フォーマットは複数の
データ語、この例では８４、及び複数の他の語、この例
では４個のいわゆる所定のパターンにて挿入されたオー
バーヘッド語を含む。

個々の語は所定の数のビット、この例では１６を含み、
所定の形式、この例では並列語形式を持つ。

ただし、これと異なる数のビットを使用することも、ま
た直列語形式を使用することも可能である。

Ｉｓフォーマット内の個々のデータ語は結合される最低
の伝送ビット速度を持つ信号、この例では、ＤＳＬ信号
と所定の関係を持つ。つまり、１つのデータ語は１つの
等価ＤＳＩ信号のデータを含む。

つまり、この例のＩＳ信号フォーマットは最高８４個ま
での等価ＤＳＬ信号と等しい量の信号を含むことができ
る。従って、８４個の等価ＤＳＩ信号と等しい量のデジ
タル信号の任意の組合せがＤＬＭによって結合可能であ
る。結合すべき信号は全てＤＳＩ信号であっても、全て
ＤＳ１Ｃ信号であっても、全てＤＳ２信号であっても、
全てＤＳ３信号であっても、あるいはこれらの任意の組
合せであってもよい。周知のごとく、ＤＳ１Ｃは２個の
ＤＳＬ信号を含み、ＤＳ２は４個のＤＳＬ信号を含み、
そしてＤＳ３は２８個のＤＳＩ信号を含む。等価ＤＳＩ
信号が参照される理由はＤＳｌ、ＤＳ２及びＤＳ３信号
がデータ以外の通常オーバーヘッド　ビットと呼ばれる
追加のビットを含むためである。

第２図に戻どり、ＤＬＭ２０１は、この例では、ユニッ
ト２０３．２０４及び２０５を含むが、これらの各々が
２８個のＤＳＩ信号と等価の量の信号を収容できる。つ
まり、この例では、ユニット２０３はＤＳＬ信号を収容
するためのいわゆるデジタル回線ユニット（ＤＬＵ）、
すなわちＤＬＵ−１Ｃ，ＤＳ１Ｃ信号を収容するための
ＤＬＵ。

すなわちＤＬＵ−Ｉ　Ｃ及びＤＳ２信号を収容するため
のＤＬＬＩ、すなわちＤＬＵ−２を含む。個々のＤＬＵ
−１ユニツトは４個のＤＳＬ信号を収容し、個々のＤＬ
Ｕ−１Ｃは２個のＤＳ１Ｃ信号を収容し、そして個々の
ＤＬＵ−２は１個のＤＳ２信号を収容する。つまり、こ
の例においては、ユニット２０３は１２個のＤＳＩ信号
をインクフェースするための３個のＤＬＵ−１ユニツト
、１２個のＤＳ１信号と等価の６個のＤＳ１Ｃ信号をイ
ツタフェースするための３個のＤＬＵ−Ｉ　Ｃユニット
及び４個のＤＳＩ信号と等価の１個のＤＳ２信号をイン
タフェースするための１個のＤＬＵ−２ユニノｌ−ヲ含
ム。ユニット２０４及び２０５はそれぞれ１個のＤＳ３
信号を収容する１個のＤＬＵ−３ユニツトを含む。ＤＳ
３信号は２８個のＤＳ１信号と等価である。従って、Ｄ
ＬＭ２０１は、この例では、８４個のＤＳ１信号と等価
の量をＩＤＭ２Ｏ２にインタフェースする。

個々のＤ　Ｌ　ＩＪは本発明に従って対応するデジタル
信号を１つの共通フレーム　フォーマットにフォーマッ
ト化する。基本フレーム　フォーマットはチャネル　フ
ォーマットと呼ばれ、概むね第３図に示される形式を持
つ。本発明の範囲を限定するものではないが、この例で
は、図示されるように、チャネル　フレームは複数のビ
ットのセット、つまり、各々が２０８ビツトを持つセッ
ト、■、■、■及び■を含む。個々のセット■、■、■
及び■は所定の数のデータ　ピット位置及び通常オーバ
ーへソド　ビットと呼ばれる所定の数の他のデータ　ピ
ット位置を持つ。つまり、セット１内には１９７個のデ
ータ　ピット位置置、１０個のフレーム指示ビット位置
及び１個のパリティ　ピット位置が存在し、セット■及
び■内には２０１個のデータ　ピット位置、２個の挿入
指示チェックビット位置（ＣＩ及びＣ２）、４個の通信
ビット位置及び１個のパリティ　ピット位置が存在し、
そして、最後に、セラ）ＩＶ内には同様に２０１個の可
能なデータ　ピット位置、２個の挿入指示チェック　ビ
ット位置（Ｃ１及びＣ２）、４個の予約ビット位置及び
１個のパリティ　ピット位置が存在する。挿入指示チェ
ック　ビットＣ２はＤ３３信号に対しては使用されない
。七ソ１−ＩＶ内の可能なデータ　ビット位置の２つは
挿入ビット位置として使用される。この挿入ビットはＤ
ＳＬ、ＤＳ１Ｃ及びＤＳ２信号に対するデータあるいは
挿入ビットでありうる。ＤＳ３信号に対しては、１個の
挿入ビット位置が使用されるだけである。従って、この
例においては、この共通のチャネルフレームは８３２個
のピット位置を含み、最も高い伝送ビット速度を持つデ
ジタル信号、つまり、ＤＳ３信号を収容するのに十分な
データ　ピット位置置を持つ。オーバーへソド　ビット
はチャネルフレーム　フォーマット内の複数のセット間
に分布し、さらに個にのセット内の最初の語内に存在す
ることに注意する。これによって、オーバーヘッド　ビ
ット及びデータ　ビットの両方の回復が楽になる。ただ
し、他のオーバーヘッド　ビットの分布を使用すること
もできる。１つのチャネル　フレーム内で使用されるデ
ータ　ビット位置の数はフォーマット化される特定の信
号によって決定される。この例では、ＤＳＬ信号が７７
３個のデータ　ピット位置を使用し、ＤＳ１Ｃ信号が７
８９個のデータ　ピット位置を使用し、ＤＳ２信号が７
９０個のデータ　ピット位置を使用し、ＤＳ３信号が７
９９個のデータ　ピット位置を使用する。未使用のビッ
ト位置は必要に応じて他の目的に使用することができる
。例えば、これらはデータ　チャネルあるいは追加の＜
Ｉｔ　６ｍ間通信チャネルを提供するのに使用すること
ができる。

いわゆる共通チャネル　フレーム期間において使用され
るチャネル　フレームの数は特定の信号内に存在するＤ
ＳＬ信号と等価の信号の数に基づいて所定の関係に従っ
て決定される。この例においては、ＤＳＬ信号は１つの
共通チャネル　フレーム期間光たり１つの共通チャネル
　フレームを使用する。この例では、この共通チャネル
　フレーム期間は０．５ミリ秒である（ＤＳＩ信号に対
するチャネル　フレーム反復速度の逆数であり、これは
８　ｋＨｚあるいは２ｋｔｌｚのＤＳＩの通常のフレー
ム反復速度の分周である）。ＤＳＬ信号に対して他のチ
ャネル　フレーム反復速度、例えば、−例として、４ｋ
Ｈｚ及び８　ｋＨｚを使用することもできる。さらに、
要求されるあるいは好都合である場合は、チャネル　フ
レーム反復速度として整数でない値を選択することもで
きる。２ｋＨｚ以外の反復速度が使用される場合は、Ｄ
Ｓ１Ｃ，ＤＳ２及びＤＳ３信号に対するチャネル　フレ
ーム反復速度を対応して調節する必要がある。ＤＳ１Ｃ
信号は１つの共通チャネル　フレーム期間光たり２つの
チャネル　フレームを使用する。ＤＳ２信号は１つの共
通チャネル　フレーム期間光たり４つのチャネル　フレ
ームを使用する。最後に、Ｄ３３信号は１つの共通チャ
ネル　フレーム期間光たり２８個のチャネル　フレーム
を使用する。後に説明されるごとく、この実施態様にお
いては、共通チャネル　フレーム期間光たりのチャネル
　フレームの数は個々の信号に対して異なるが関連する
フレーム反復速度を使用して得られる。特定の信号に対
する反復速度はその特定の信号内のＤ３１信号と等価の
信号の数及びＤＳＬ信号に対するチャネル　フレーム反
復速度によって決定される。

つまり、この例では、ＤＳＬに対するチャネルフレーム
反復速度は２ｋＨｚ　　（２ｋＨｚ　ｘ　Ｉ　Ｄ　Ｓ　
ＩＥｑ）であり、ＤＳ１Ｃに対する速度は４．ｋＨｚ　
　（２ｋｔｌｚ　Ｘ　２　ＤＳ　Ｉ　　Ｅｑ）であり、
ＤＳ２に対する速度は８ｋＨｚ　　（２ｋＨｚ　ｘ４Ｄ
ｓＩ　　Ｅｑ）であり、そしてＤＳ３に対する速度は５
６ｋｌｌｚ　　（２ｋ）ｌｘ　Ｘ２８　　ＤＳＬ　　Ｅ
ｑ）である。個々のチャネル　フレームは所定の数のビ
ット、この例では、個々の語が１６ビノトを持つ複数の
デジタル語を含むものと考えることができる。つまり、
個々のセットは１３語を持ち、個々のフレームは５２語
を持ら、従って全部で８３２ビツトを持つ。この例では
、チャネル　フレームは８３２個のビット位置を持つが
、必要であればこれ以外の数のビットを持つ構成も可能
である。ただし、チャネル　フレーム内のビットの数は
チャネル　フレーム反復速度と関連することに注意する
。例えば、チャネル　フレーム内のビットの数を半分に
すると、チャ多ルフレーム反復速度は２倍となる。

第２図に戻どり、結合すべきデジタル信号から形成され
たチャネル　フレームからの情ｉ［ま所定の順番でＩＤ
Ｍ２Ｏ２に供給され、第８図のＴＳフレーム　フォーマ
ット内に挿入される。この実施態様においては、１６−
ビット　デジタル語が複数の回路経路を通じて６．６５
６　Ｍｂ／ｓｅｅの所定のビット速度にて直列に供給さ
れる。個々のユニット２０３．２０４及び２０５は７個
の回路経路く全部で２１個の経路）に供給し、個々の回
路経路はＩＳフレーム当たり４つの１６−ビット語を供
給する。結果として、４つのＤ３１回線をインタフェー
スするＤＬＵ−１では、示される順番に個々の４つのＤ
ＳＬフレームから１つの１６−ビット語が供給されるこ
ととなる。つまり、ＤＳＩ（１）　、ＤＳＩ　　（２）
　、ＤＳＩ　　（３）及びＤＳＬ（４）に対応するチャ
ネル　フレームからのデジタル語が６．６５６　Ｍｂ／
ｓｅｃの速度にてＩＤＭ２Ｏ２に直列に供給される。Ｄ
ＬＵ−Ｉ　Ｃでは、２つのインタフェースされたＤＳ１
Ｃ信号に対応するフレームから１６−ビット　デジタル
語がＩＤＭ２Ｏ２に供給される。これは、例えば、ＤＳ
１Ｃく１）から１語をとり、次にＤＳ１Ｃ（２）から１
語をとり、次にＤＳ１Ｃ（１）から１語をとり、次にＤ
Ｓ１Ｃ（２）から１語をとるような順番が全ての語が伝
送されるまで反復される。別の方法として、ＤＳ１Ｃ（
１）から２語をとり、次にＤＳＩＧ（２）から２語をと
る方法も考えられる。

ＤＬＵ−２では、対応するチャネル　フレームから１６
〜ビット語が示されるように６．６５６　Ｍｂ／ｓｅｃ
の速度にて供給される。同様に、Ｄ　Ｌ　Ｕ　−３では
、１６−ビット語が対応するチャネル　フレームから対
応するチャネル　フレームから７個の回路経路を通じて
順番に供給される。つまり、７個の回路経路の各々に１
語が順番に供給され、つまり語２９−３５　（第２図）
が供給され、次に７個の回路経路の各々にもつ１つの語
が順番に供給され、つまり、語３６−４２が供給され、
これが相互接続信号フレーム期間内に２８個の語がＩＤ
Ｍ２Ｏ２に供給されるまで反復される。

この例では、ＩＭＤ２０２は、ＤＬＭ２０１からの直列
データ語を並列語に変換し、これを第２１図との関連で
後に詳細に説明するごとく、第８図のＩｓフレーム　フ
ォーマットのデータ語位置に挿入する。

このデータ語は特定の入り信号のチャネル　フレームか
らのデータ語が所定のパターンに“グループ化７される
ようにＩＳフレーム　フォーマット内に挿入される。こ
の例では、Ｉｓフレームフォーマットは各々が別個のＤ
ＳＬ信号に対応するデータ語１−１２；特定のＤＳ１Ｃ
信号に対応するデータ語１３及び１５．１４及び１６．
１７及び１９．１８及び２０．２１及び２３、及び２２
及び２４；特定のＤＳ２信号に対応するデータ語２５−
２８；特定のＤＳ３信号に対応するデータ語２ｌ−５６
ｉ及びもう１つの特定のＤＳ３信号に対応するデータ語
２９−５６を含む。従って、■Ｓフレーム　フォーマッ
ト内のデータ語１は特定のＤＳＬ信号に対応する“グル
ープ゛′であり、別個のデータ語２−１２も同様である
。同様に、データ語１３及び１５は、特定のＤＳ１Ｃ信
号と対応する“グループ”であり、データ語１４及び１
６．１７及び１９．１８及び２０．２１及び２３、並び
に２２及び２４も同様である。データ語２５−２８はＤ
Ｓ２信号に対応するグループである。データ語２９−５
６は特定のＤＳ３信号に対応するグループである。最後
に、データ語５７−８４はもう１つの特定のＤＳ３信号
に対応するグループである。この例では、Ｉｓフレーム
反復速度は１０４ｋＨｚであり、ＩＤＭ２Ｏ２からのｒ
ｓ信号出力は必要に応じて伝送のために伝送システムに
１４６．４３２　Ｍｂ／ｓｅｃの速度にて供給される。

従って、ＩＳ信号の反復フレーム期間は約９．６１５ミ
リ秒である。

受信方向においては、ＩＤＭ２Ｏ２は、例えば、伝送方
向との関連で上に説明したのと類似のＩｓ倍信号受信す
る。受信されたＩＳ信号からのデータ語はディスインタ
リーブされ、つまり、Ｉｓ信号データ語位置から抽出さ
れ、第２図に示される順番にてＤＬＭ２０１内の対応す
るＤＬＵに６、６．５６　Ｍｂ／ｓｅｅの速度で供給さ
れる。個々のＤＬＵは６．６５６　Ｍｂ／ｓｅｃの速度
の信号をデシンクロナイズ（デフォ−マン日し、対応す
るＤＳＬ、ＤＳ１Ｃ，ＤＳ２及びＤＳ３信号を後に説明
されるように伝送階層に供給する。

第９図は略ブロック図の形式にて第２図のＤＬＵ−１の
詳細を示す。説明を簡潔明瞭にするために、回路経路は
双方向として示されるが、個々の伝送の方向に対して別
個の経路が使用され、また両方向の伝送を可能とするた
めの適当な接続が必要である。ＤＬＵ−１は、好ましく
は、第９図に示されるように、最高４個の個々のＤＳＬ
信号をインタフェースできるようにされる。従って、第
９図には、入り及び出ＤＳＩデジタル信号をインタフェ
ースするためのデジタル信号インタフェース（ＤＳＩ）
ユニット９０１−１．９０１２．９０１−３及び９０１
−４が示される。ＤＳＬ９０１は各々１．５４４　Ｍｂ
／ｓｅｃのＤＳＬりｏ　ツク信号を回復するための位相
ロック　ループ、双極／単極及び単極／双極変換器、利
得及び／あるいは遅延ひずみを等化するための等花器、
性能監視装置、ＤＳＬループハック保守のための設備等
を含む。入り及び出デジタル信号をインタフェースする
ためのこのようなりＳＬユニットは周知である。

ＤＳ１９０１−１からＤＳ１９０１−４はそれぞれシン
クロナイザ／デシンクロナイザ（Ｓ　Ｙ　Ｆ　Ｒ）ユニ
ット９０２−１から９０１−４の対応する１つにＤＳＬ
単極信号及び回復された１、　５４４　Ｍｂ／ｓｅｃク
ロック信号を提供する。同様に、Ｓ　Ｙ　Ｆ　Ｒ９０２
−１から５ＹＦＲ９０２−４からの再構成された単極Ｄ
ＳＩ信号はＤＳＩ９０１−１からＤＳＩ９０１−４の対
応する１つに供給され、双極ＰＣＭに変換され、出ＤＳ
Ｉ伝送回線に供給される。

後に説明されるごとく、個々の５ＹＦＲ９０２は、本発
明に従って、ＤＳＬ信号を第４図に示されるＤＬＵ−１
チヤネル　フレーム　フォーマットにフォーマット化す
るためのシンクロナイザ、及び第４図のＤＬｔＪ−１チ
ヤネル　フレーム　フォーマット内のＤＳＬ信号に対応
するＩｓフレーム　フォーマットからデータ語をデフォ
−マントするためのデシンクロナイザを含む。

マルチプレクサ／デマルチプレクサ　スイッチ（ＭＳ−
１）ユニット９０３は５ＹＦＲ９０２−１から９０２−
４からのデジタル語を所定の順番にＩＤＭ２Ｏ２（第２
図）に供給する。この例では、１個の１６−ビット　デ
ジタル語が個々の５ＹＦＲ９０２から順番にとられ、直
列形式にて６、６５６　Ｍｂ／ｓｅｃの速度にてＩ　Ｄ
Ｍ２０２に供給される。同様に、ＭＳ−１９０３はＩＤ
Ｍ２Ｏ２から受信された１６−ビット　デジタル語をチ
ャネル　フレーム　フォーマットからデフォ−マットす
るために５ＹＦＲ９０２−１から５ＹＦＲ９０２−４の
適当な１つに供給する。

第１０図は略ブロック図の形式にて第９図の５ＹＦＲ９
０２内に使用される５ＹＦＲシンクロナイザの詳細を示
す。個々のＤＬＵユニット、つまり、ＤＬＵ−１、ＤＬ
Ｕ−１Ｃ，ＤＬＵ−２及びＤＬＵ−３内の５ＶＦＲシン
クロナイザは、クロック速度、チャネル　フレーム　フ
ォーマット内に使用されるデータ　ビットの数及びフォ
ーマット内の挿入ビット３ｌ及びＳ２の位置を除い・て
基本的に同一である。

つまり、第１０図には入り単極デジタル信号及び関連す
るクロック信号が対応するＤＳＬから供給される弾性メ
モリ１００１が示される。入りクロック信号は書込みカ
ウンタ１００２にも供給される。書込みカウンタ１００
２は入りデジタル信号をメモリにその入り回線速度、例
えば、ＤＬＵ−１内のＤＳＬに対しては１．５４４　Ｍ
ｂ／ｓｅｃにて書き込むための書込みアドレスを供給す
る。さらに、弾性メモリ１００１には対応するＭＳ装置
から得られるＳＹＳ　クロックが供給される。読出しカ
ウンタ１００３は格納された情報をＳＹＳ　　クロック
速度、例えば、ＤＬＵ−１内のＤＳＬに対しては１．６
６４　Ｍｂ／ｓｅｃにて読み出すための続出しアドレス
を供給する。ＳＹＳ　クロックの速度の方が少し速いた
めオーバーへラド　ビットの挿入及びビット挿入が可能
となる。ビット挿入はいわゆる弾性メモリ１００１のス
パイリングを回避するために行なわれる。これを達成す
るために、フェーズ検出器１００４は書込みカウンタ１
００２及び読出しカウンタ１００３からのフェーズ出力
に応答して周知の方法にて所定のいき値に対する書込み
及び読出しアドレスの関係に基づいていわゆる挿入要求
を生成する。この挿入要求信号はフレーム　フォーマッ
ト器１００５及びプログラム可能フレーム　タイミング
発生器１００６に供給される。

第４図に示されるように、この挿入ビットはビットＳ１
及びＳ２であり、それぞれＣ１及びＣ２内にデータ　ビ
ットが含まれるか、挿入ビットが含まれるかを示す標識
である。この例では、そのビットが挿入ビットであるか
データ　ビットであるかの多数決判定が行なわれる。挿
入ビットは第２図のセット■、■及び■内の対応するＣ
−ビット（Ｃ１あるいはＣ２）位置内の２つのビットあ
るいは全てのビットが論理１であることによって示され
、データ　ビットは２つのビットあるいは全てのビット
が論理０であることによって示される。通常の動作にお
いては、Ｓｌは挿入ビットであり、これはセット■、■
及び■内のＣ１ビットの２つあるいは全てが論理１であ
ることによって示され、Ｓ２はデータ　ビットであり、
セット■、■及び■内のＣ２ビットの２つあるいは全て
が論理０であることによって示される。書込みフェーズ
と読出しフェーズの間にある所定のいき値以上のデータ
が弾性メモリ１００１内に書き込まれるときは、Ｓｌ及
びＳ２は両方ともデータ　ビットとなる（Ｃ１及びＣ２
の２つあるいは全てのビットが論理０となる）。所定の
いき値以下のデータが書き込まれた場合は、Ｓｌ及びＳ
２は両方とも挿入ビットとなる（ＣＩ及びＣ２の２つの
ビットあるいは全てのビットが論理１となる）。

プログラマブル　フレーム　タイミング発生器１００６
は対応するＭＳ装置からのＳＹＳ　　クロック信号及び
５ＹＦＲ５ＹＮＣ信号並びにプリセットＤＬＵタイプ信
号に応答して所望のチャネル　フレーム　フォーマット
を得るためにタイミング信号を生成する。これを達成す
るために、フレーム　フォーマット器１００５にデータ
以外を読み込みたいときは、弾性メモリ１００１からデ
ータを読み出すのを抑止するために読出しカウンタ１０
０３に読出し抑止信号が供給される。フレーム　フォー
マット器１００５には回路経路１００８を介して弾性メ
モリ１００１からデータが供給され、また回路経路１０
０９を介して予約ビットに対する情報が供給される。フ
レーム　フォーマット８１００５はプログラマブル　フ
レーム　タイミング発生器１００６からのタイミング信
号及びフェーズ検出器１００４からの挿入要求信号に応
答して共通チャネル　フレーム　フォーマットを生成す
る。

フレーム　フォーマット器１００５の詳細が第１１図に
略ブロック図の形式にて示される。ここには、マルチプ
レクサ１１０１、フレーム指示パターン　レジスタ１１
０２、終端間通信レジスタ１１０３、予約ビット情報レ
ジスタ１１０４、Ｃ−ビノト　レジスタ１１０５及びＣ
−ビット発生器１１０６が示される。Ｃ−ビット発生器
１１０６は挿入要求信号に応答して、対応する挿入ビッ
ト、つまり、ＳｌあるいはＳ２が挿入ビットであるかデ
ータ　ビットであるかに基づいて、適当なＣ−ビット　
パターンを生成する。マルチプレクサ１１０１はタイミ
ング発生器１００６　（第１０図）からのタイミング信
号に応答して、第４図に示されるように、フレーム指示
パターン　ビット、終端間通信ビット、予約ビット及び
Ｃ−ビットを第４図に示されるようにデータとマルチプ
レクサ、つまり、データに挿入する。

第１０図に戻り、パリティ計算及び挿入ユニット１００
７は、パリティ計算を行ない、プログラマブル　フレー
ム　タイミング発生’ＪＨ１００６の制御下で第４図に
示されるように、パリティ　ビットを挿入する。この例
では、パリティはチャネル　フレーム　フォーマット内
の前のセットのビットのビット１７から次のセットのビ
ットのビット１５まで計算される。共通チャネル　フレ
ームフォーマットに組立てられたデータは対応するＭＳ
に供給される。

Ｄ　Ｓ　ｌ　ｊｔｒ　号については、チャネル　フレー
ムフォーマットは第４図に示される通りであり、フレー
ム　タイミング発生器１００６の制御下で得られる。こ
れを達成するため、読出しカウンタ１００３はセラｌ−
１内の１から１４及び１６に対して抑止され、この間、
フレーム指示パターンがレジスタ１１０２　（第１１図
）からビット１からｌＯに挿入される。任意の所望のフ
レーム指示パターンを使用することが可能である。この
例では、このパターンは１１１１０１００００である。

ピット位置１１から１４は使用されない。ＤＳＩデータ
　ビットはビット１５に挿入され、パリティビットはビ
ット１６に挿入される。セットＩのビット１７から２０
８はＤＳＬデータである。セット■及び■においても、
カウンタ１００３はビット１から１４及びビット１６の
間にデータを読み出すことを抑止され、この間に、挿入
指示ビットＣＩ及びＣ２がそれぞれピッＩ−１及びビッ
ト２に挿入され、終端間通信ビットがビット３から６に
挿入される。ピット位置置７から１４は使用されない。

ここでもＤＳＬデータがビット１５及びビット１７から
２０８に挿入される。セット■においては、読出しカウ
ンタ１００３が少な（ともピッｌ−１から１３に対して
抑止され、また挿入指示によってはビット１４及び１５
に抑止される。ビット１４及び／あるいは１５が挿入ビ
ットである場合は、読み出しカウンタ１００３が対応し
て抑止される。挿入指示ビットＣ１及びＣ２がそれぞれ
ビット１及び２内に挿入され、予約ビット情報がビット
３から６内に挿入される。ビット７から１３は使用され
ない。ここでもビット１６はパリティ　ビットであり、
ビット１７から２０８はＤＳｌデータである。ただし、
挿入ビットの両方がデータ　ビットとして含まれている
ときは、ＤＳｌ信号はチャネル　フレーム内に提供され
る７７３個のデータ　ビット位置を使用する。

この例では、ＤＬＵ−１チャネル　フレーム反復速度は
２ｋｔｌｚであり、これは対応するＭＳからプログラマ
ブル　フレーム　タイミング発生器１００６に供給され
る５ＹＦＲ５ＹＮＣ信号である。

第１２図は第９図の５ＹＦＲ９０２内に使用される５Ｙ
ＦＲデシンクロナイザの詳細を略ブロック図の形式で示
す。つまり、チャネル　フレームフォーマット内の入り
データがＩＤＭ２Ｏ２（第２図）からＤＳＬ信号を得る
ためにＭＳ−１（第９図）に供給され、次にフレーム器
１２０１に供給される。またＭＳ−１からＳＹＳ　クロ
ックがフレーム器１２０１、タイミング発生ＷＢ１２０
２、書込みカウンタ１２０３及び弾性メモリ１２０４に
供給される。この例では、ＳＹＳ　　クロックはＤＳＩ
信号に対する１、　６６　’４　Ｍｂ／ｓｅｃである。

同様に、ＤＬＵ−１用途に対しては２ｋｔｌｚである５
ｙＦＲ５ＹＮＣ信号がフレーム器１２０１からタイミン
グ発生５１２０２に供給される。

フレーム器１２０１は個々のチャネル　フレーム（第４
図）の開始において、１０ビツト　パターンにてフレー
ム指示を行なう　（この例では、１１１１０１００００
）。パリティ　チェソクユニノ）１２０５内でフレーム
化されたデータのパリティが計算され、エラーがチェッ
クされる。

ここでもパリティはチャネル　フレーム　フォーマット
内の前のセットのビットのビット１７から次のセットの
ビットのビット１５まで計算される。

所定のエラーいき値以上のパリティ　エラーが検出され
たときは、アウト　オブ　パリティ状態が宣言される。

このアウト　オブ　パリティ状態の発生が所定のいき値
以上の頻度である場合は、アラームがセットされ、保護
スイッチが始動される。

チャネル　フレーム　データがデマルチプレクサユニッ
ｌ−１２０６内でＤＳＩ信号、終端間通体ビット、予約
ビット及びＣ−ビットを得るためにデマルチプレクス、
つまり、抽出される。デマルチプレクサ　ユニット１２
０６の詳細については第１３図に示され、後に説明され
る。挿入ビット位置、つまり、ビットＳ１及びＳ２（第
４図）がデータ　ビットを含むか、挿入ビットを含むか
を示す挿入標識信号がデマルチプレクサ　ユニット１２
０６からタイミング発生器１２０２に供給される。タイ
ミング発生器１２０２は５ＹＦＲ及びＳＹＳ　　クロッ
クに応答してデマルチプレクサユニット１２０６を制御
するための信号を生成し、またこれに加えて、挿入ビッ
ト位置が挿入ビットを含むときは、挿入標識信号に応答
して書込み抑止信号を生成する。タイミング発生器１２
０２はまた他のオーバーヘッド　ビット位置、つまり、
フレーム指示ビット、パリティ　ビット、終端間通体ビ
ット、Ｃ−ビット及び予約ビット（第４図参照）の間に
書込み抑止信号を生成する。書込みカウンタ１２０３及
びタイミング発生器１２０２は、ＳＹＳ　クロックの制
御下で、ＤＬＵ−１に対する１、　６６４　Ｍｂ／ｓｅ
ｃのＳＹＳ　　クロック速度にてデマルチプレクサされ
たデータを弾性メモリ１２０４に書き込むためのアドレ
スを生成する。

同様に、読出しカウンタ１２０７は、回復された回線ク
ロックの制御下で、ＤＬＵ−１に対する１、５４４とｂ
／ｓｅｃの回線速度にて弾性メモ１月２０４から格納さ
れたデータを読み出すためのアドレスを生成する。書込
みカウンタ１２０３及び読出しカウンタ１２０７からの
フェーズ出力がフェーズ検出器１２０８に供給される。

フェーズ検出器１２０８は読出しカウンタの出力と書込
みカウンタの出・力の間のフェーズ差を表わす信号を生
成する。このフェーズ差信号がフェーズ　ロック　ルー
プ（ＰＬＬ）１２０９に供給される。フェーズ　ロック
ループは周知の方法で１．５４４　Ｍｂ／ｓｅｃの所望
の回線クロックを生成する。デシンクロナイズされたデ
ータ及び回線クロック信号は伝送のために双極ＤＳＩに
変換するために関連するＤＳＬユニットに供給される。

第１３図は略ブロック図の形式にてデマルチプレクサ　
ユニット１２０６の詳細を示す。デマルチプレクサ１３
０１が示されるが、この例では、第４図に示されるよう
なりＬＵ−１に対するチャネル　フレーム　フォーマッ
トの入り信号がこれに供給される。さらに、終端間通体
ビットを格納するためのレジスタ１３０２、予約ビット
を格納するためのレジスタ１３０３、Ｃ−ビットを格納
するためのレジスタ１３０４及びＣ−ビア　ｈ　　チェ
ック論理１３０５が示される。デマルチプレクサ１３０
１はタイミング発生器１２ｏ２からのタイミング信号に
よって制御され、入りチャネルフレームのビットをデマ
ルチプレクスする。つまり、第４図に示されるように、
ＤＬＵ−１内で使用されるＤＳＬ信号に対するチャネル
　フレームフォーマットでは、終端間通体ビット、つま
り、セット■及び■内のビット３から６がレジスタ１３
０２に必要に応じて使用するために格納されるように供
給される。同様に、セット■の予約ビット３から６がレ
ジスタ１３０３に必要に応じて使用するために格納され
るように供給される。予約ビットは現在使用されておら
ず、将来使用するために予約される。Ｃ−ビット、つま
り、セット■、■及び■内のビットＣ１及びＣ２はレジ
スタ１３０４に格納されるように供給される。Ｃ１及び
Ｃ２ビットは論理１３０５内で対応する挿入ビットがそ
れぞれデータ　ビットであるか挿入ビットであるかを判
定するためにチェックされる。前述のごとく、Ｃ１ビッ
トあるいは０２ビツトの３つの全であるいは２つが論理
０である場合は、対応する挿入ビットはデータ　ビット
であり、ＣＩビットあるいは０２ビツトの３つの全であ
るいは２つが論理１であるときは、対応する挿入ビット
は挿入ビットである。データ　ビット／挿入ビット標識
が前述のように使用されるためにタイミング発生器１２
０２に供給される。

第１２図及び第４図のチャネル　フレーム　フォーマッ
トに戻どり、タイミング発生器１２０２は書込みカウン
タ１２０３を制御し、オーバーヘッド　ビット及び他の
未使用のビット位置を除去するが、これはこれらビット
期間にデマルチプレクサ　ユニット１２０６から弾性メ
モリ１２０４にビットを書き込むのを抑止することによ
って行なう。つまり、書込みカウンタ１２０３が、対応
するＣ−ビットが挿入ビットであることを示すと、セッ
トｒ、■及び■内のビット１から１４及びセット■内の
ビット１から１３及びセット■内のＳｌ及びＳ２を書き
込むことを抑止される。従って、ＤＳＬデータのみが弾
性メモリ１２０４に書き込まれる。ＤＳＬデータが次に
弾性メモリ１２０４から読出しカウンタ１２０７の制御
下で１．５４４Ｍｂ／ｓｅｃの速度にて読み出される。

第１４図は略ブロック図の形式にて第９図に使用される
ＭＳ−１の詳細を示す。ここには、先入れ先出しくＦＩ
ＦＯ）レジスタ１４０１．１４０２．１４０３及び１４
０４、スイッチ１４０５及びタイミング　ユニット１４
０６が示される。ここでも、ＦＩＦＯ１４０１−１４０
４及びスイッチ１４０５へのあるいはここからの回路経
路は双方向として示されるが、回路入力及び出力に適当
な接続が必要である。

ＭＳ−１の送信方向においては、１６−ビット語が５Ｙ
ＦＲ９０２シンクロナイザ　ユニットの対応する１つか
ら得られるが、これらは一時的にＦＩＦ０１４０１−１
４０４内に格納される。スイッチ１４０５は次に個々の
ＰＩＦＯ１４０１−１４０４からの１６−ビット語を所
望の順番でスイッチ、つまり、選択する。つまり、ＦＩ
ＦＯ１４０１から１つの１６−ビット語が選択され、次
にＦＩＦＯ１４０２から１つの１６−ビット語が選択さ
れ、次にＦＩＦＯ１４０３から１つの１６−ビット語が
選択され、そして最後に、ＦＩＦ０１４０４から１つの
１６−ビソト語が選択される。この順序が反復され、語
が直列形式にて順番に所定の速度、この例では６．６５
６　Ｍｂ／ｓｅｃにてＩＤＭ２Ｏ２（第２図）に供給さ
れる。

ＭＳ−１の受信方向においては、１６−ビノト号がＩＤ
Ｍ２Ｏ２（第２図）から第４図のチャネル　フレーム　
フォーマットにて直列にてスイッチ１４０５　ニよッテ
対応するＰＩＦ０１４０１−１４０４に供給される。Ｐ
ＩＦＯ１４０１−１４０４の出力は１．６６４．　Ｍｂ
／ｓｅｃのＤＬＵ−ＩＳＹＳ　　クロック速度にてＳ、
ＹＦＲ９０２（第９図）のデシンクロナイザ　ユニット
の対応する１つに供給される。

タイミング　ユニット１４０６は、この例では、６、６
５６　Ｍｂ／ｓｅｃのＩＤＭ　　クロック信号、及び、
この例では、２　ｋＨｚのチャネル　フレーム同期信号
ＣＦ　　５ＹＮＣに応答して、１．６６４　Ｍｂ／ｓｅ
ｃのＤＬＵ−Ｉ　　ＳＹＳ　　クロック及びＣＦ　　５
ＹＳＣの修正されたバージョンであり、Ｄ　Ｌ　Ｕ　−
１ニ対しては２　ｋｆｌｚ信号である５ＹＦＲ５ＹＮＣ
を生成する。

第１５図は略ブロック図の形式にて第２図のＤＬＭ２０
１内の最高２つまでのＤＳ１Ｃ信号をインタフェースす
るために使用されるＤＬＵ−１Ｃの詳細を示す。ここで
も、説明を節潔明瞭にするために回路経路は双方向とし
て示されているが、送信及び受信方向のために適当な回
路接続が必要なことは勿論である。ここには、デジタル
信号インタフェース（ＤＳＩ）ユニット１５０１及び１
５０２．５ＹＦＲ１５０３及び１５０４、及びマルチプ
レクサ／デマルチプレクサ　スイッチ（ＭＳ−１Ｃ）１
５０５が示される。ＤＬＵ−１Ｃは最高２つまでのＤＳ
１Ｃ入り信号をＩＤＭ２Ｏ２（第２図）にインタフェー
スするのに使用される。ＤＳ１１５０１及び１５０２は
それぞれ３、１５２門ｂ／ｓｅｃのＤＳ１Ｃり０７り信
号を回復するためのフェーズロック　ループ、双極／単
極及び単極／双極変換器、利得及び／あるいは遅延ひず
みを等化するための等花器、性能監視装置、ＤＳ１Ｃル
ープハック保守設備等を含む。このようなデジタル信号
のインタフェースは周知である。

受信方向においては、ＤＳ１１５０１及び１５０２がＤ
Ｓ１ＣＰＣＭ信号を単極に変換して、３．１５２Ｍｂ／
ｓｅｃのＤＳ１Ｃクロック信号を回復するのに使用され
る。単極ＤＳ１Ｃ信号及びクロックはＤＳ１１５０１及
びＤＳ１１５０２からそれぞれ５ＹＦＲ１５０３及び５
ＹＦＲ１５０４に供給される。

送信方向においては、個々のＤＳＬは単極再構成りＳ１
Ｃ信号を双極に変換し、このＤＳ１Ｃ信号を３．１５２
　Ｍｂ／ｓｅｃの速度で対応する出伝送回線に供給する
。

５ＹＦＲ１５０３及び１５０４はそれぞれ第１０−１３
図に示され、ＤＬＵ−１との関連で前述したのと基本的
に同一の構造及び動作を持つシンクロナイザ及びデシン
クロナイザを含む。異なる点は、このシンクロナイザは
ＤＳ１Ｃ信号を第５図のチャネル　フレーム　フォーマ
ットにフォーマット化し、このデシンクロナイザは第５
図のチャネル　フレーム　フォーマットをデフォ−マッ
トし、再構成単極ＤＳ１Ｃ信号、ＳＹＳ　　クロック信
号及び５ＹＦＲ５ＹＮ１Ｃ信号を得ることである。第５
図かられかるように、ＤＳ１ＣデータはＤＳＬ信号と比
較してチャネル　フレームフォーマット内に追加のデー
タ　ビット位置を要求し、挿入ビット位置Ｓ１及びＳ２
とセット■のビット１０及び１１である。ここでも、こ
の挿入ビットがデータ　ビットとして含まれる場合は、
ＤＳ１Ｃ信号はチャネル　フレーム　フォーマット内の
７８９個のデータ　ビット位置を使用する。

ＤＬＵ−１Ｃに対するｓｙｓ　　クロックは、この例で
は、３．３２８　Ｍｂ／ｓｅｃであり、一方、５ＹＦＲ
５ＹＮＣは４　ｋＨｚである。つまり、ＤＬＵ−１Ｃに
対するＳＹＳ　　クロック及び５ＹＦＲＳＹ　Ｎ　Ｃは
ＤＬＵ−１の速度の２倍である。従って、ＤＳ１Ｃ回線
当たり２つのチャネル　フレームが０．５ミリ秒の個々
の共通チャネル　フレーム期間内に生成される。

ＭＳ−１Ｃは送信方向においては、５ＹＦＲ１５０３及
び１５０４からの１６−ビノトデジタル語を所定の順番
にてＩＤＭ２Ｏ２（第２図）に供給する。これを達成す
るため、Ｓ　Ｙ　Ｆ　Ｒ１５０３から１つの１６−ビソ
１−　デジタル語が供給され、次に５ＹＦＲ１５０４か
ら１つの１６−ビット語が供給される。この手順が反復
され、１６−ビット語が直列形式にて６．６５６　Ｍｂ
／ｓｅｃの速度にてＤＬＵ−１ＣからＩＤＭ２Ｏ２（第
２図）に供給される。別の方法として、５ＹＦＲ１５０
３から２個の１６−ビット語を供給し、次にＳ　Ｙ　Ｆ
　Ｒ１５０４から２個の１６ビツト語を供給する順序も
考えられる。ただしこの場合は、受信方向においてもこ
の順序を採用することが必要である。

受信方向においては、ＭＳ−１ｃ　　１５０５は１、Ｄ
Ｍ２０２から第５図に示されるＤＬｔＪ−Ｉ　Ｃチャネ
ル　フレーム　フォーマットにて受信された１６−ビッ
ト　デジタル語を５ＹＦＲ１５０３及び１５０４′に供
給する。この場合も１つの１６ビツト　デジタル語が５
ＹＦＲ１５０３に供給され、次に１つの１６−ビット語
がＳ　Ｙ　Ｆ　Ｒ１，５０４に供給される手順が反復さ
れる。つまり、１６−ビット語が５ＹＦＲのＤＬＵ−１
Ｃに割り当てられた２つのＤＳ１Ｃ信号と関連する交互
の１つに供給される。この場合も、別の方法として、２
個の１６−ビット語を５ＶＦＲ１５０，３に供給し、次
に２個の１６−ビット語を５ＹＦＲ１５０４に供給する
順番も考えられる。

第１６図は略ブロック図の形式にて第１５図のＭＳ−１
Ｃ１５０５の詳細を示す。ここには、ＦＩＦＯ１６０１
及び１６０２、スイッチ１６０３及びタイミング　ユニ
ット１６０４が示される。送信方向においては、第５図
のＤＩ、Ｕ−Ｉ　Ｃに対するチャネル　フレーム　フォ
ーマットからの１６−ビット　デジタル詔がそれぞれＳ
　Ｙ　Ｆ　Ｒ１５０３及び１５０４　（第１５図）から
ｌ”ｌＦ○１６０１及び１６０２に供給される。スイッ
チ１６０３は１６−ビット　デジタル語をＩＤＭ２Ｏ２
（第２図）に所定の反復手順にて供給するが、−例とし
て、１つの語をＦＩＦＯ１６０１から供給し、次に１つ
の語をＦＩＦＯ１６０２から供給する。これら語は直列
形式にて順番に６．６５６　Ｍｂ／ｓｅｃのＩＤＭ／）
ｒｌ、ソワ　速度にて供給される。

受信方向においては、デジタル語は直列形式にてＩＤＭ
２Ｏ２（第２図）からスイッチ１６０３にこの２つのＤ
Ｓ１Ｃ信号及びこの特定のＤ　Ｌ　Ｕ−１Ｃに割り当て
られたＩｓフォーマット（第８図）内の語から供給され
る。一方、スイッチ１６０３は、このデジタル語を順番
にＦＩＦＯ１６０１及びＦＩＦＯ１６０２に供給する。

Ｆ　Ｔ　Ｆ　０１６０１及び１６０２からのデジタル語
は次にＤＬＵ−１Ｃに対するチャネル　フレームをデフ
ォ−マットするだめにそれぞれ５ＹＦＲ１５０３及び１
５０４（第１５図）に供給する。

タイミング　ユニット１６０４はＩＤＭ２Ｏ２からのＩ
ＤＭ　　クロック及びＣＦ　　５ＹＣＨに応答して、Ｄ
ＬＵ−１Ｃに対するＳＹＳ　クロック５ＹＦＲ５ＹＮＣ
信号を生成する。この例では、ＤＬｔＪ−１ＣＳＹＳ　
　クロックは３．３２８Ｍｂ／ｓｅｃであり、５ＹＦＲ
５ＹＮＣは４　ｋＨｚである。

個々のＤＳ１Ｃ信号に対してチャネル　フレームを４ｋ
Ｈｚにて生成する１つの５ＶＦＲ回路を使用するかわり
に、個々のＤＳ１Ｃ信号に対して、チャネル　フレーム
を２　ｋＨｚの速度にて生成する２つの５ＶＦＲ回路を
使用することもできる。

第１７図は略ブロック図の形式にてＤＳ２信号に対する
チャネル　フレーム　フォーマットを生成し、これをＩ
ＤＭ２Ｏ２（第２図）にインタフェースするためのＤＬ
Ｕ−２の詳細を示す。説明を簡潔明瞭にするために双方
向回路経路が示される。送信及び受信方向に適当な回路
接続が必要なことは勿論である。ここには、デジタル信
号インタフェース（ＤＳＩ）１７０１、Ｓ　Ｙ　Ｆ　Ｒ
１７０２、及びマルチプレクサ／デマルチプレクサ（Ｍ
Ｓ−２）１７Ｑ３が示される。ＤＳ１１７０１はＤＳ２
信号に対する入り及び出回線をインタフェースし、６．
３１２　Ｍｂ／ｓｅｃのＤＳ２クロック信号を回復する
ためのフェーズロック　ループ、双極／単極及び単極／
双極変換器、利得及び／あるいは遅延ひずみの等化を行
なうための等花器、性能監視装置等を含む。このような
デジタル　インタフェースは周知である。入り方向にお
いては、ＤＳ１１７０１はＢ６ＺＳ双極フォーマットの
入りＤＳ２信号に応答して、６．３１２　Ｍｂ／ｓｅｃ
の入りＤＳ２クロック信号を生成し、この人り双極信号
を単極信号に変換する。単極ＤＳ２信号及びクロックは
次に５ＹＦＲ１７０２に供給される。出方向においては
、ＤＳ１１７０１はＤＳ２クロック信号及び５ＹＦＲ１
７０２からの単極ＤＳ２データに応答して、出伝送回線
とに伝送するためにデータをＢ６ＺＳ双極フォーマット
に変換する。

５ＹＦＲ１７０２は基本的に第１０−１３図に示され、
ＤＬＵ−１との関連で前述した５ＶＦＲと構造及び動作
とも同一である。唯−異なる点は、この５ＹＦＲシンク
ロナイザは入りＤＳ２信号を第６図に示されるチャネル
　フレーム　フォーマットにフォーマット化し、この５
ＹＦＲデシンクロナイザは第６図に示されるチャネル　
フレームフォーマットをデフォ−マットし、再構成単種
ＤＳ２信号、ＳＹＳ　　クロック信号及び５ＹＦＲ３Ｙ
ＮＣ信号を得ることである。第６図のＤ　Ｌ　Ｕ−２チ
ャネル　フレームからＤＳ２データばＳＬ　Ｕ　−１に
対する第４図に示されるＤＳＬ信号と比較して追加のデ
ータ　ビット位置を要求し、また挿入ビット位置Ｓ１及
びＳ２はセット■のビット９及び１０内であることがわ
かる。挿入ビットがデータ　ビットとして含まれる場合
は、ＤＳ２信号はチャネル　フレーム　フォーマット内
の７９０個のデータ　ビット位置を使用する。

この例では、ＤＬＵ−２ＳＹＳ　　クロックは６、６５
６　Ｍｂ／ｓａｃであり、５ＹＦＲ５ＹＮＣは８ｋＨｚ
である。これら速度はＤＳＬ信号に対する５ＬＵ−１の
速度の４倍である。結果として、個々の０．５ミリ秒の
共通チャネル　フレーム期間内に４個のＤＳＬチャネル
　フレームに等しい、ＤＳ２データの４個のチャネル　
フレームが生成される。

ＭＳ−２１７０３は送信モードにおいては、１６−ビッ
ト　デジタル語を直列形式にてＩＤＭ２Ｏ２（第２図）
に６．６５６　Ｍｂ／ｓｅｃのＩＳ速度にて供給する。

受信モードにおいては、ＭＳ２１７０３はＩＤＭ２Ｏ２
から受信される１６−ビット語を直列形式にてＩＳフォ
ーマット（第８図）のこのＤＬＵ−２に割り当てられた
語位置からデフォ−マットするために５ＹＦＲ１７０２
に供給する。

第１８図は略図にて第１７図のＭＳ−２の詳細を示す。

ここには、ＦＩＦＯ１８０１及びタイミング　ユニット
１８０２が示される。ここでも、送信方向においては、
第６図のＤＬＵ−２チャネル　フレーム　フォーマット
からの１６−ビット　デジタル語が５ＹＦＲ１７０２，
、Ｃ第１７図）から得られ、直列形式にてＩＩＦ０１８
０１を介して６．５６５　Ｍｂ／ｓｅｃの速度にてＩＤ
Ｍ２Ｏ２（第２図）に供給される。受信方向においては
、１６−ビット　デジタル語がＩＤＭ２Ｏ２（第２図）
から得られ、ＦＩＦＯ１８０１に直列形式にて６、６５
６　Ｍｂ／ｓｅｃのＩＳ速度にて供給され、次に、ここ
から、デフォ−マットのためにＳ　Ｙ　Ｆ　Ｒ１７０１
（第１７図）に供給される。タイミング　ユニット１８
０２はＩＤＭ　　クロック及びＣＦ　　５ＹＮＣ信号に
応答して６．６５６　Ｍｂ／ｓｅｃのＤＬＵ−２ｓｙｓ
　　クロック及び８　ｋ）ｌｚの５ＹＦＲ５ＹＮＣを生
成する。

Ｄ３２信号に対して８　ｋＨｚの速度でチャネルフレー
ムを生成する１つの５ＹＦＲ回路を使用するかわりに、
各々が２　ｋＨｚの速度にてチャネルフレームを生成す
る４個の５ＹＦＲ回路を使用することもできる。

第１９図は略ブロック図の形式にてＤ３３信号をＩＤＭ
２Ｏ２（第２図）にインタフェースするために使用され
る第２図のＤＬＵ−３の詳細を示す。ここには、ＤＳ１
１９０１、Ｓ　Ｙ　Ｆ　Ｒ１９０２及びデマルチプレク
サ／マルチプレクサ　スイッチ（ＭＳ−３）１９０３が
示される。他のＤＬＵと同様に、ＤＳ１１９０１は入り
ＤＳ３信号を５ＹＦＲ１９０２に、そして出ＤＳ３信号
を５ＹＦＲから伝送回線にインタフェースする。ＤＳ１
１９０１は４４．７３６　Ｍｂ／ｓｅｃのＤＳ３り０７
り信号を回復するためのフェーズロック　ループ、双極
／単極及び単極／双極変換器、利得及び／あるいは遅延
ひずみの等化を行なうための等花器、性能監視装置等を
含む。このようなデジタル　インタフェースは周知であ
る。入り方向においては、ＤＳ１１９０１はＢ３ＺＳ符
号双極フォーマットのＤＳ３信号を単極に変換し、４４
．７３６　Ｍｂ／ｓｅｃのＤＳ３クロック信号を抽出す
る。Ｄ３３単極データ及びクロックは５ＹＦＲ１９０２
に供給される。出方向においては、ＤＳ１１９０１はＳ
　Ｙ　Ｆ　Ｒ１９０２からのＤ３３単極データをＢ３Ｚ
Ｓ符号双極フォーマットに変換し、再構成されたＤＳ３
信号を４４、７３６　Ｍｂ／ｓｅｃの速度にて対応する
伝送回線に供給する。

５ＹＦＲ１９０２は基本的に第１０−１３図に示され、
ＤＬＵ−１との関連で前に説明した５ＹＦＲと同一であ
る。唯−異なる点は、５ＹＦＲ１９０２シンクロナイザ
は入りＤ３３単極データを第７図に示されるＤＬＵ−３
チヤネル　フレーム　フォーマットにフォーマット化し
、この５ＹＦＲデシンクロナイザは第７図のＤＬＵ−３
チヤネル　フレーム　フォーマットをデフォ−マットし
、再構成単極ＤＳ３データ、ＳＹＳ　　クロック信号及
び５ＹＦＲ５ＹＮＣ信号を得ることである。第７図から
、ＤＳ３データはＤＳＬ、ＤＳＬＣ及びＤＳ２信号と比
較して追加のデータ　ビット位置の使用を要求し、１つ
の挿入ビット位置Ｓのみがセット■のビット８（第７図
）に使用されることがわかる。これに加えて、たった５
つのみの挿入標識ビットが使用される。従って、５つの
Ｃ−ビット（３つの０１及び２つのＣ２）の３つ以上が
論理１であるときは、そのＳビットは挿入ビットであり
、３つ以上のＣ−ビットが論理０であるときは、その挿
入ビットＳはデータ　ビットである。未使用のＣ−ビッ
ト（七ソｌ−ＩＶ内のＣ２）及びセット■のビット位置
７の所の未使用のビットは、追加のデータ　チャネル、
ないし追加の通信チャネルとして使用することも、また
必要であればセット■内の予約ビットに併合することも
できる。５つのＣ−ビットを使用すること及び能動的な
ビット挿入を行なうことによって、より高いビット速度
を持つＤ３３信号に対する精度が向上される。挿入ビッ
トがデータ　ビットとして含まれているときは、ＤＳ３
信号はチャネル　フレーム　フォーマット内の７９９個
のデータ　ビット位置を使用する。

この例では、ＤＬＵ−３ＳＹＳ　　クロックは４６、５
９２　Ｍｂ／ｓｅｃであり、５ＹＦＲ５ＹＮＣは５５ｋ
Ｈｚである。結果として、０．５ミリ秒の個々の共通チ
ャネル　フレーム期間内に、２８個のＤＳ１チャネル　
フレームに等しい、ＤＳ３データの２８個のチャネル　
フレームが生成される。

ＭＳ−３１９０３は送信方向においては、５ＹＦＲ１９
０２からの１６−ビット　デジタル語を７つの回路経路
を通じてＩＤＭ２Ｏ２（第２図）に供給する。個々の７
つの回路経路は語を６．６５６Ｍｂ／ｓｅｃのＩＤＭ　
　クロック速度にて供給する。

１６−ビット語は第２図に示される所定の順番にてＭＳ
−３１９０３を介して供給される。受信方向においては
、ＭＳ−３１９０３はＩＤＭ２Ｏ２から直列形式にて７
つの回路経路上を所定の順番でｒＳフォーマット（第８
図）のこのＤＬＵ＝３に指定された語の位置から受信さ
れる１６−ビット語の供給を受ける。ＭＳ−３１９０３
は７つの回線からの１６−ビット語を１つの直列信号に
マルチプレクスするが、これはデフォ−マットのために
４６．５９２　Ｍｂ／ｓｅｃのＳＹＳ　　クロック速度
にて５ＹＦＲ１７０２に供給される。７つの回路経路を
使用するかわりに、１６−ビット語を４６．５９２　Ｍ
ｂ／ｓｅｃの速度にてＭ　Ｓ　−３１９０３からあるい
はこれに伝送する１つの回路経路を使用することもでき
る。

第２０図は略ブロック図の形式にて第１９図のＭＳ−３
１９０３の詳細を示す。ここには、スイッチ２００１、
ＦＩＦＯ２００２から２００８、及びタイミング　ユニ
ット２００９が示される。

送信方向においては、スイッチ２００１は５ＹＦＲ１９
０２内で形成されたチャネル　フレーム（第７図）から
の１６−ビット　デジタル語の供給を受け、そして１６
−ビット語を順番にＦＩＦ０２００２から２００８に供
給する。つまり、−例として、ＤＬＵ−３チヤネル　フ
レームからの第１の１６−ビット語が１ｌＦＯ２００２
に供給され、第２の語がＦＩＦＯ２００３に供給され、
第３の語がＦＩＦＯ２００４に供給され、第４の語かＦ
ＩＦＯ２００５に供給され、第５の語がＦＩＦＯ２００
６に供給され、第６の語がＦｒＦ○２００７に供給され
、そして最後に、第７の語がＰＩＦ０２００８に供給さ
れる。この手順、つまり、１６−ビット語を個々のＦＩ
ＦＯ２００２−２００８に供給する手順が共通チャネル
　フレームの期間に全てのＤＬＵ−３チャネル　フレー
ム内の残りの語に対して反復される。デジタル語はＦＩ
Ｆ０２００１２００８からＩＤＭ（第２図）に６．６５
６　Ｍｂ／ｓｅｃのＩＤＭ　　りｏ　７り速度にて出力
される。

受信方向においては、ＤＬＵ−３チヤネル　フレームか
らの１６−ビット　デジタル語がＩｓフォーマット内の
このＤＬＵ−３に割り当てられた語位置からＩＤＭ２Ｏ
２（第２図）を介してＦｒＦ０２００２−２００８の対
応する１つに６．６５６Ｍｂ／ｓｅｃのｒＤＭ　　クロ
ック速度にて供給される。

一方、スイッチ２００１はＦＩＦＯ２００２−２００８
からの語出力をデフォ−マットのために直列形式にて４
６．５９２　Ｍｂ／ｓｅｃのｓｙｓ　　クロック速度に
て供給する。ここでもＦＩＦＯ２００２からＦＩＦＯ２
００８から所定の順番に１６−ビット　デジタル語がと
られる。

タイミング　ユニット２００９はＩＤＭ　　クロック及
びＣＦ　　５ＹＮＣ信号に応答して４６．５９２Ｍｂ／
ｓｅｅ　　のＤＬＵ−３ＳＹＳ　　クロック及び５６ｋ
ｌｌｚ　／ｓｅｃの５ＹＦＲ５ＹＮＣを生成する。

ＩＤＭ　　クロック信号はＦＩＦ○２００２−２００８
をクロックし、ＤＬＵ−３ＳＹＳ　　クロックはスイッ
チ２００１をクロックする。

この例ではＤＬＵ−３の入力及び出力手順として、１つ
の１６−ビット語が個々の７つの回路経路に供給される
が、別の方法として、個々の回線に順番に４つの語を供
給することもできる。さらに、必要であれば、７つの５
ＶＦＲ回路を使用し、０．５ミリ秒の共通チャネル　フ
レーム期間に４つのチャネル　フレームを生成するよう
にＤＬＵ−２と類似する構成にすることもできる。もう
１つの方法として、２８個の５ＶＦＲ回路を使用して、
共通チャネル　フレーム期間内に２８個の別個のＤＬＵ
−３チヤネル　フレームを生成することもできる。この
場合、個々の２８個の５ＶＦＲと関連するチャネル　フ
レーム反復速度は２ｋＨｚとなる。さらにもう１つの方
法として、１６−ビット語をＩＤＭ２Ｏ２（第２図）に
供給するため、あるいはこれから１６−ビット語の供給
を受けるため、１つの回路経路を使用することもできる
。この場合、語は４６．５９２　Ｍｂ／ｓｅｃにて伝送
される。

語を全部で３つの回路経路の個々の経路を通じて伝送す
る３個のＤＬＵ−３ユニツトが使用された場合は、−例
として、個々のＤＬＵに第１の語を供給し、次に個々の
ＤＬＵに第２の語を供給する手順が４８語の全てが供給
れれるまで反復される。

第２１図には略ブロック図の形式にてＩＤＭ２Ｏ２（第
２図）の詳細が示される。ここには、直列／並列（Ｓ／
Ｐ）（並列／直列（Ｐ／Ｓ））変換器２１０１から２１
２１、シュアル　タイムスロット交換器２１０１から２
１２２、及び制御／タイミング　ユニット２１２３が示
される。説明を蒲潔明瞭にするために回路経路は双方向
として示されるが、送信及び受信方向に適当な回路接続
及びデバイスが必要であることは勿論である。

送信方向においては、ＤＬＭ２０１（第２図）内のＤＬ
Ｕユニットからのデジタル語が６．６５６Ｍｂ／ｓｅｃ
のＩＤＭ　　クロック速度にて回路経路を通じて直列／
並列（Ｓ／Ｐ）変換器２１０１から２１２１の対応する
１つに供給される。ＤＬＵ−３に対して、ＤＳ３チャネ
ル　フレームからのデジタル語が７つの回線を通じて７
つのＳ／Ｐ変換器に供給される。この例では、Ｓ／Ｐ変
換器２１０１〜２１２１は直列語を並列形式に変換し、
次にこれがタイムスロット交換器（ＴＳＩ）２１２２に
供給される。ＤＬＵ−３に対して１つの回路経路が使用
される場合は、Ｓ／Ｐ変換器の数はこれと異なり、ＤＬ
Ｕ−３ユニツトと関連するＳ／Ｐ変喚器のタイミングは
６．６５６　Ｍｂ／ｓｅｃのＩＤＭ　　クロックではな
く、４６．５９２　Ｍｂ／ｓｅｃとなる。ＴＳＴ２１２
２は複数のＲＡＭメモリユニットを含むが、これに１６
ビソト語がＳ／Ｐ変換器２１０１２１２１から市ＩＩ？
卸／タイミング　ユニット２１２３の制御下でＤＬＭ２
０１　　（第２図）からの信号の混合に依存する所定の
マツプ　フォーマットにて書き込まれる。ＤＬＭ２０１
　　（第２図）からのデジタル語はＴＳＩ２１２２に書
き込まれ、次に、ＤＬＭ２０１内のＤＬＵユニットのタ
イプによって決定される所定のパターンにて読み出され
る。

ＴＳＩを使用することによって、Ｉｓフォーマット内の
所望のデータ語位置にデジタル語を挿入することが可能
となる。ただし、この例では、ＴＳ１２１２２は単純な
線形マツピングを遂行する。

つまり、ＤＬＭ２０１からの第１の語がＩｓフォーマッ
トの最初のデータ語位置に挿入され、次に第２の語が第
２のデータ語位置に挿入され、これが位置８４まで行な
われる。このＴＳＩユニット及び所定のマツプ　フォー
マットでのデジタル語のメモリへの書込み及びメモリか
らのデジタル語の読出しは周知である。例えば、１９８
１年１１月３日イ寸けでＲ，Ｐ、アボット（Ｒ，Ｐ、Ａ
ｂｂｏｔ　）らに与えられた合衆国特許第４，２９８，
９７７号及び１９７７年７月１２日付けでＪ、Ｗ、ロー
ラ（Ｌｕｒｔｚ　）らに与えられた合衆国特許第４，０
３５，５８４号を参照すること。

この例では、ＤＬＭ２０１は３つのＤＬＵ−１ユニツト
、３つのＤＬＵ−１Ｃユニット、１つのＤＬＵ−２ユニ
ツト及び２つのＤＬＵ−３ユニツトを含む。つまり、第
８図のＩｓフォーマット及び第２図かられかるように、
ＩＳデータ語１から１２はそれぞれ１２個の対応するＤ
Ｓ１信号からのデジタル語を含み、Ｉｓデータ語１３か
ら２４は６個の対応するＤＳ１Ｃ信号からのデジタル語
を含み、Ｉｓデータ語２５−２８は対応するＤＳ２信号
からのデジタル語を含み、ＩＳデータ語２９から５６は
ある１つのＤＳ３信号からのデータ語を含み、そしてＩ
Ｓデータ語５７−８４は別のＤＳ３信号からのデータ語
を含む。４つのＩｓオーバーヘッド語位置が伝送システ
ムによってフレーム指示情報、保護スイッチ情報、アラ
ーム等に必要とされる。このフレーム指示情報は、通常
、デジタル伝送システム内で受信信号のフレーム整合を
行なうのに使用される。つまり、ＩＤＭ２Ｏ２（第２図
）に供給されるＩｓ倍信号フレーム整合され、個々のデ
ータ語位置は簡単に同定できる。

Ｉｓフレーム反復速度は１０４ｋＨｚであり、Ｉｓ倍信
号１４６．４３２　Ｍｂ／ｓｅｃの速度にて出力される
。

第２２図は第１図のシステム内にさまざまな伝送ビット
速度のデジタル信号、つまり、ＤＳＩ、ＤＳ１ＣＳＤＳ
２あるいはＤＳ３の１つあるいは複数をアト及び／ある
いはドロップするためのアト／ドロップ　ユニットの詳
細を略ブロック図の形式で示す。これには、アト／ドロ
ップ　モジュール２２０Ｌ　　ＴＤＭ２２０２及びＤ　
Ｌ　Ｍ２２０３が含まれる。アト／ドロップ　モジュー
ル２２０１の詳細が第２３図に示され後に説明される。

アト／ドロップ　モジュール２２０１は第８図のＩＳフ
ォーマットにてデジタル信号の対応する１つをｒＤＭ２
２０２に供給あるいはこれから受信するために使用され
る。ＴＤＭ２２０２は基本的に前に説・明の１０Ｍ２Ｑ
２（第２図）と同一の構造及び動作を持つ。異なるのは
、Ｉｓ信号内に含まれるデータ語、及びＤＬＭ２２０３
に供給されるあるいはこれから受信されるデータ語のみ
である。

ＤＬＭ２２０３は基本的に前に説明のＤ　Ｌ　Ｍ２Ｏ１
（第２図）の構造及び動作と同一である。異なるのは所
定の端末の所でアト及び／あるいはドロップされる信号
の混合に基づいて使用されるＤＬＵユニットのみである
。例えば、ＤＳＬ信号がアトあるいはドロップされると
きは、適当な数のＤ　ＬＵ−１ユニツトが使用される。

前述のごとく、ＤＬＵ−１は最高４個までのＤＳＬ信号
をＩＤＭにインタフェースする。同様に、ＤＳ１Ｃ信号
がアトあるいはドロップされるときは、適当な数のＤＬ
Ｕ−１Ｃユニットが使用される。個々のＤＬＵ−１Ｃユ
ニットは最高２個までのＤＳ１Ｃ信号をＴＤＭにインタ
フェースする。ＤＳ２信号がアトあるいはドロップされ
るときは、適当な数のＤＬＵ−２ユニツトが使用される
。個々のＤ　Ｌ　Ｕ　−２ユニツトは１つのＤ３２信号
をインタフェースする。ＤＳ３信号がアトあるいはドロ
ップされるときは、適当な数のＤＬＵ−３ユニツトが使
用される。個々のＤＬＵ−３ユニツトは１つのＤ３３信
号をインタフェースする。個々のデジタル信号に対する
Ｉｓデータ語のグループ化を含む本発明によるＩｓフレ
ーム　フォーマットを使用することにより中間端末の所
でアト／あるいはドロップが簡単にできることに注意す
る。ただし、ＤＳＬ信号に等価の４８個の信号の全てが
アトあるし４九ドロップされる、ときは、その端末はバ
ンク端末とみなされ、アト／ドロ・ノブ端末とはみなさ
れない。

Ｉｓフレーム　フレームの生成がワン　ステップにてマ
ルチプレキシング（デマルチブレキシング）され、また
デジタル信号がＩＳデータ語にグループ化されるため、
特定の端末の所でアト及び／あるいはドロップされる特
定の信号あるいは信号の混合が簡単に変更できる。つま
り、Ｄ　Ｌ　Ｍ２２０３に、適当なりＬＵユニット並び
に入り及び出Ｉｓフレームの該当する語スロットに■Ｓ
データ語をアトあるいはこれからデータ語をドロップす
るように制御されるアト／ドロップ　モジュール２２０
１を装備するだけでこれが達成できる。

第２３図は略ブロック図の形式にてアト／ドロップ　モ
ジュール２２０１の詳細を示す。これには制御ユニット
２３０１、タイムスロット交換器（ＴＳＩ）２３０２．
２３０３．２３０４．２３０５．２３０６及び２３０７
並びにデジタル　セレクタ２３０８．２３０９及び２３
１０が含まれる。ＴＳＩ２３０４．２３０５及び２３０
７並びにデジタル　セレクタ２３０９及び２３１０は、
制御ユ二ノｌ−２３０１の制御下で、伝送の第１の方向
において、それぞれデータ語をＩｓ倍信号アトあるいは
これからデータ語をドロ・ノブする。同様に、ＴＳＩ２
３０２．２３０３及び２３０６並びにデジタル　セレク
タ２３０８及び２３１Ｏは、制御ユニット２３０１の制
御下で、伝送の第２の方向において、データ語をＩＳ信
号にアトあるいはこれからデータ語をドロップする。デ
ジタル　セレクタ２３１０は、制御ユニット２３０１の
制御下で、ＴＳ１２３０６及び２３０７から、従って、
１０Ｍ２２０２　（第２２図）に供給される伝送の第１
及び第２の方向に伝送されるＩｓ倍信号らドロップされ
る対応するデジタル信号に対するＩｓデータ語を選択す
る。同様に、デジタル　セレクタ２３０８はＴＳＩ２３
０２から伝送の第２の方向に伝送されるデジタル信号に
アト、つまり結合されるＴＳ　Ｉ　２３０３からのデジ
タル信号に対応するＩｓデータ語を選択する。これに加
えて、セレクタ２３０８はドロップされるデジタル信号
のＩｓ信号内のデータ語を選択しないように制御される
。デジタル　セレクタ２３０９はＴ　Ｓ　Ｉ　２３０４
から伝送の第１の方向に伝送されるデジタル信号に結合
、つまり、アトされるＴＳ［２３０５からのデジタル信
号に対応するＩＳデーク語を選択する。これに加えて、
セレクタ２３０９はドロップされるデジタル信号のＩＳ
信号内のデータ語を選択しないように制御される。ＴＳ
Ｉ２３０４は伝送の第１の方向の入りＩｓ倍信号データ
語位置内のＩＳデータ語を語がドロップされた後にＩＳ
信号内に残る語がデジタル　セレクタ２３０９に供給す
・るのに適当なデータ語位置となるように交換するため
に使用される。同様に、ＴＳＩ２３０５はアトされる語
のデータ語位置を１０Ｍ２２０２（第２２図）に伝送さ
れるＩｓ倍信号適当な語位置となるように交換するため
に使用される。タイムスロット交換は、例えば、伝送の
第１の方向にアトされるデジタル信号が伝送の第１の方
向に既に伝送されているデジタル信号のと同一のタイム
スロットあるいはデータ語位置を占拠することがあるた
めに必要となる。ＴＳ　Ｉ　２３０２及び２３０３は伝
送の第２の方向においてＩＪｆ僚する機能を遂行するた
めに使用される。ＴＳＩ２３０７及び２３０６はそれぞ
れ伝送の第１及び第２の方向からドロップされるデータ
語の語位置を交換するために使用される。ここでもタイ
ムスロット交換が伝送の両方の方向からドロップされる
データ語がＩｓ信号フォーマットの同一のデータ語位置
を占拠するとき、並びにこれに加えて、語をＤＬＭ２２
０３（第２２図）内に含まれるＤ　Ｌ　ｔＪユニ、トに
対応する１０Ｍ２２０２　（第２２図）に供給される■
Ｓ信号のデータ語位置に挿入するときに必要となる。Ｔ
ＳＩ２．３０３及び２３０５はアトされるＩＳデータ語
に対して類似の機能を遂行する。これらデータ語はスペ
ースが使用できるときにＩｓ信号フォーマットに、そし
て、遠隔端末に伝送するためにアトされた信号に割り当
てられる対応するグループのデータ語位置にアトされる
。ＴＳＩはＩＳ信号の時間整合も行なう。この時間整合
はＴＳＩ２３０２から２３０７内に弾性メモリとしての
メモリ　ユニットを使用することによって達成される。

ＴＳ１２３０２−２３０７へのあるいはこれからのデー
タ語のマツピングは制御ユニット２３０１の制御下で周
知の方法によって達成される。デジタル　セレクタは、
前述のように、データ語がＩｓ倍信号反復フレームにグ
ループにてアトされるあるいはこれからドロップされる
が、このグループがアトあるいはドロップされる特定の
デジタル信号によって異なる数のデータ語を持つために
使用される。

本発明による特定のシステムの動作においては、使用さ
れる端末は最初その端末と関連するデジタル信号をイン
タフェースするためにオペレータによってセット　アッ
プされる。一度セソト　アップされると、システムはあ
る長い期間を通じて特定の構成にとどまることが予測さ
れる。ただし、必要であれば、サービスに対する需要の
変化及び／あるいは増加に合わせて変更することができ
る。

さらに、将来は、システム構成のセット　ア・ノブ及び
／あるいは変更がオペレーション支援システム及びロー
カル　プロセッサを介して提供される情報の制御下で自
動的に達成されることが予測される。この場合、自動的
なシステムのセット　アンプあるいは変更のための制御
情報はＩｓ信号フォーマットのオーバーヘッド　データ
語位置を使用して行なうことができる。

上の説明は単に本発明の詳細な説明するためのものであ
り、当業者にとっては、他の多くの修正あるいは変更を
行なうことができることは明白である。

【図面の簡単な説明】

第１図は略ブロック図の形式にて本発明の実施態様を導
入する伝送システムの構成を示し；第２図は略ブロック
図の形式にて第１図に示されるデジタル回線モジュール
（ＤＬＭ）、及びインタリーバ／ディスインタリーバ　
モジュール（ＩＤＭ＞を示し； 第３図は第２図のＤＬＭ内で使用される本発明による共
通チャネル　フレーム　フォーマットを示し； 第４図はＤＳＩ信号に対するデジタル回線ユニット、つ
まり、第２図のＤＬＵ−１内で使用される本発明による
共通チャネル　フレーム　フォーマットを示し； 第５図は第２図のＤＬＵ−１Ｃ内でＤＳ１Ｃ信号に対し
て使用される本発明によるチャネル　フレーム　フォー
マットを示し； 第６図は第２図のＤＬＵ−２内でＤ３２信号に対して使
用される本発明によるチャネル　フレーム　フォーマッ
トを示し； 第７図は第２図のＤＬＵ−３内でＤＳ３信号に対して使
用される本発明によるチャネル　フレーム　フォーマッ
トを示し； 第８図は第２図のＩＤＭによって生成される本発明によ
る相互接続信号（Ｉｓ）のフォーマットを示し； 第９図は略ブロック図の形式にて第２図のＤＬＭ内に使
用さるＤＬＵ−１の詳細を示し；第１０図は略ブロック
図の形式にて第９図の５ＶＦＲシンクロナイザ／デシン
クロナイザ内に使用される５ＹＦＲシンクロナイザの詳
細を示し：第１１図は略ブロック図の形式にて第１０図
の５ＶＦＲシンクロナイザ内に使用されるフレームフォ
ーマット器の詳細を示し； 第１２図は略ブロック図の形式にて第９図の５ＶＦＲシ
ンクロナイザ／デシンクロナイザ内に使用される５ＹＦ
Ｒデシンクロナイザの詳細を示し；第１３図は略ブロッ
ク図の形式にて第１２図の５ＹＦＲデシンクロナイザ内
に使用さるデマルチプレクサの詳細を示し； 第１４図は略ブロック図の形式にて第９図のＤＬＵ−１
内に使用されるマルチプレクサ／デマルチプレクサ　ス
イッチ（ＭＳ−１）の詳細を示し；第１５図は略ブロッ
ク図の形式にて第２図のＤＬＭ内に使用されるＤＬＵ−
１Ｃの詳細を示し；第１６図は略ブロック図の形式にて
第１５図のＤＬＵ−１Ｃ内に使用されるＭＳ−１Ｃの詳
細を示し； 第１７図は略ブロック図の形式にて第２図のＤＬＭ内に
使用されるＤＬＵ−２の詳細を示し；第１８図は略ブロ
ック図の形式にて第１７図のＤＬＵ−２内に使用される
ＭＳ−２の詳細を示し；第１９図は略ブロック図の形式
にて第２図のＤＬＭ内に　使用されるＤＬＵ−３の詳細
を示し；第２０図は略ブロック図の形式にて第１９図の
ＤＬＵ−３内に使用されるＭＳ３を示し；第２１図は略
ブロック図の形式にて第２図内に使用されるＩＤＭの詳
細を示し； 第２２図は略ブロック図の形式にて第２図内に使用され
るアト／ドロップ　ユニットの詳細を示し；そして 第２３図は第２２図のアト／ドロップ　ユニット内で使
用されるアト／ドロップ　モジュールの詳細を示す。 〔主要部分の符号の説明〕 挿入するための装置・・・ＩＤＭ 生成するための装置・・・１０５，１０６ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、８ ＦＩｏ、９ ＦＩＧ、＋７ ＦＩＧ、１９ ＦＩＯ，２０ ＦＩＧ、２１ ＦＩＯ，２２

Claims (1)

1. 【特許請求の範囲】 １、１つあるいは複数の伝送ビット速度の複数のデジタ
   ル信号を結合するために各々が複数のデータ　ビット位
   置及び複数の他のビット位置を持つチャネル　フレーム
   を生成するためのデジタル　フレーム　フォーマット器
   において、該フォーマット器が 入りデジタル信号からのビットを、フォーマット化され
   る該入りデジタル信号の特定の１つによって決定される
   チャネル　フレームのデータ　ビット位置に挿入するた
   めの装置、及び所定の期間内にフォーマット化される該
   入りデジタル信号のデジタル伝送ビット速度と所定のセ
   ットのデジタル信号の１つの伝送ビット速度との所定の
   関係によって決定される複数の該チャネル　フレームを
   生成するための装置を含むことを特徴とするデジタル　
   フレーム　フォーマット器。 ２、特許請求の範囲第１項に記載のフォーマット器にお
   いて、 該所定のセットのデジタル信号が第１の所定の伝送ビッ
   ト速度を持つデジタル信号を含み、該所定の期間内に生
   成される該チャネル　フレームの数が、直接、該フォー
   マット化される入りデジタル信号内の該第１の伝送ビッ
   ト速度の信号と等価の信号の数に基づいて決定されるこ
   とを特徴とするデジタル　フレーム　フォーマット器。 ３、特許請求の範囲第２項に記載のフォーマット器にお
   いて、 複数のチャネル　フレームを生成するための該装置が、
   フォーマット化される該入り信号に対する所定のチャネ
   ル　フレーム反復速度で該チャネル　フレームを生成す
   るための装置を含むことを特徴とするデジタル　フレー
   ム　フォーマット器。 ４、特許請求の範囲第３項に記載のフォーマット器にお
   いて、 該第１の伝送ビット速度の信号が所定のチャネル　フレ
   ーム反復速度を持ち、フォーマット化される信号の該所
   定のチャネル　フレーム反復速度がフォーマット化され
   る該入り信号内の第１の伝送ビット速度の信号と等価の
   信号の数及び該所定の第１の伝送ビット速度の信号のチ
   ャネル　フレーム反復速度に基づいて決定されることを
   特徴とするデジタル　フレーム　フォーマット器。 ５、特許請求の範囲第４項に記載のフォーマット器にお
   いて、 該第１の伝送ビット速度の信号が該セット内の信号の最
   も低い伝送ビット速度を持つ信号であることを特徴とす
   るデジタル　フレーム　フォーマット器。 ６、特許請求の範囲第４項に記載のフォーマット器にお
   いて、 該第１の伝送ビット速度のデジタル信号が１つの入りフ
   レーム反復速度を持ち、該第１の伝送ビット速度のデジ
   タル信号のチャネル　フレーム反復速度が該入りフレー
   ム反復速度の分周であることを特徴とするデジタル　フ
   レームフォーマット器。 ７、特許請求の範囲第６項に記載のフォーマット器にお
   いて、 該入りフレーム反復速度が８ｋＨｚであることを特徴と
   するデジタル　フレーム　フォーマット器。 ８、特許請求の範囲第７項に記載のフォーマット器にお
   いて、 該第１の伝送ビット速度のデジタル信号のチャネル　フ
   レーム反復速度が２ｋＨｚであることを特徴とするデジ
   タル　フレーム　フォーマット器。 ９、特許請求の範囲第６項に記載のフォーマット器にお
   いて、 該セットのデジタル信号が少なくともＤＳ１信号、ＤＳ
   １Ｃ信号、ＤＳ２信号及びＤＳ３信号を含むことを特徴
   とするデジタル　フレームフォーマット器。 １０、特許請求の範囲第９項に記載のフォーマット器に
   おいて、 該ＤＳ１信号に対する該チャネル　フレーム反復速度が
   ２ｋＨｚであり、該ＤＳ１Ｃ信号に対する該チャネル　
   フレーム反復速度が４ｋＨｚであり、該ＤＳ２信号に対
   する該チャネル　フレーム反復速度が８ｋＨｚであり、
   そして該ＤＳ３信号に対する該チャネル　フレーム反復
   速度が５６ｋＨｚであることを特徴とするデジタル　フ
   レーム　フォーマット器。 １１、特許請求の範囲第１項に記載のフォーマット器に
   おいて、 該チャネル　フレームが各々が複数のデジタル語内に配
   列された所定の複数のビット位置を持つ所定の数のビッ
   トのセットを含むことを特徴とするデジタル　フレーム
   　フォーマット器。 １２、特許請求の範囲第１１項に記載のフォーマット器
   において、 該他のビット位置が、該チャネル　フレーム内に分散さ
   れており、該複数のセットの各々の第１のデジタル語内
   に含まれることを特徴とするデジタル　フレーム　フォ
   ーマット器。 １３、特許請求の範囲第１２項に記載のフォーマット器
   において、 該ビットのセットの数が４であることを特徴とするデジ
   タル　フレーム　フォーマット器。 １４、特許請求の範囲第１３項に記載のフォーマット器
   において、 該各々のセットが１３個の１６−ビット　デジタル語内
   に配列された２０８個のビット位置を含むことを特徴と
   するデジタル　フレームフォーマット器。 １５、特許請求の範囲第１２項に記載のフォーマット器
   において、 該他のビット位置が所定の数のフレーム指示ビット、所
   定の数のパリティ　ビット、所定の数の通信チャネル　
   ビット、所定の数の挿入指示ビット、所定の数の挿入指
   示標識ビット及び所定の数の予約ビットを含み、該フレ
   ーム指示ビット及びパリティ　ビットが該複数のビット
   のセットの第１のセット内の第１の語の所定のビット内
   に含まれ、該挿入指示標識ビットが該複数のビットのセ
   ットの第２、第３及び第４のセット内の第１の語の所定
   の数のビット内に含まれ、該通信チャネル　ビットが該
   ビットの第２及び第３のセットの該第１の語内の所定の
   ビット内に含まれ、該予約ビットが該ビットの第４のセ
   ットの第１の語内の所定のビット内に含まれ、残りのパ
   リティ　ビットが該ビットの第２、第３及び第４のセッ
   トの該第１の語の所定のビット内に含まれ、そして該複
   数の挿入指示ビットが該ビットの第４のセットの第１の
   語のフォーマット化される特定の入りデジタル信号によ
   って決定される１つあるいは複数のビット内に含まれる
   ことを特徴とするデジタル　フレーム　フォーマット器
   。