JPS6249678B2 - - Google Patents
Info
- Publication number
- JPS6249678B2 JPS6249678B2 JP57166709A JP16670982A JPS6249678B2 JP S6249678 B2 JPS6249678 B2 JP S6249678B2 JP 57166709 A JP57166709 A JP 57166709A JP 16670982 A JP16670982 A JP 16670982A JP S6249678 B2 JPS6249678 B2 JP S6249678B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- pair
- transistor
- bit
- switching transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体メモリ回路、特にスタテイツク
形バイポーラRAM（random access memory）
に関する。
形バイポーラRAM（random access memory）
に関する。
(2) 技術の背景
近年の半導体メモリ回路では、高集積化、高速
化及び低消費電力化が共通の課題であり、スタテ
イツク形バイポーラRAMにおいても当然そのた
めの研究が重ねられている。
化及び低消費電力化が共通の課題であり、スタテ
イツク形バイポーラRAMにおいても当然そのた
めの研究が重ねられている。
半導体メモリ回路は一般に、多数のメモリセ
ル、ビツト線、ワード線と、これらビツト線なら
びにワード線を駆動するビツト線駆動回路ならび
にワード線駆動回路と、さらにはこれらビツト線
ならびにワード線を選択するための各デコーダ等
をもつて構成されており、いずれの各構成要素も
前記課題の解決のための要因を含んでいる。本発
明においては、このうち、主にビツト線駆動回路
を対象として該課題の一部を解決せんとするもの
である。すなわち、高速化ならびに低消費電力化
を狙うものである。
ル、ビツト線、ワード線と、これらビツト線なら
びにワード線を駆動するビツト線駆動回路ならび
にワード線駆動回路と、さらにはこれらビツト線
ならびにワード線を選択するための各デコーダ等
をもつて構成されており、いずれの各構成要素も
前記課題の解決のための要因を含んでいる。本発
明においては、このうち、主にビツト線駆動回路
を対象として該課題の一部を解決せんとするもの
である。すなわち、高速化ならびに低消費電力化
を狙うものである。
(3) 従来技術と問題点
本発明において言及する半導体メモリ回路は、
本出願人において既に提案済みの半導体メモリ回
路（特開昭57―92482号公報）を前提とするもの
であり、これが従来技術となる。この従来技術
は、要約していえば、低消費電力化のために、各
ビツト線毎にビツト線切替トランジスタの対を設
けてなり、各該ビツト線切替トランジスタの対の
各ベースを共通接続して各々対応するビツト線駆
動回路に接続し、且つ該ビツト線切替トランジス
タの対の対応する各エミツタを共通接続してさら
に全てのビツト線に対して共通の定電流源の対に
接続した構成において、各前記ビツト線切替トラ
ンジスタの対における共通接続のベース毎に放電
路を設けたことを特徴とするものである。
本出願人において既に提案済みの半導体メモリ回
路（特開昭57―92482号公報）を前提とするもの
であり、これが従来技術となる。この従来技術
は、要約していえば、低消費電力化のために、各
ビツト線毎にビツト線切替トランジスタの対を設
けてなり、各該ビツト線切替トランジスタの対の
各ベースを共通接続して各々対応するビツト線駆
動回路に接続し、且つ該ビツト線切替トランジス
タの対の対応する各エミツタを共通接続してさら
に全てのビツト線に対して共通の定電流源の対に
接続した構成において、各前記ビツト線切替トラ
ンジスタの対における共通接続のベース毎に放電
路を設けたことを特徴とするものである。
第１図は本発明の従来技術（特開昭57―92482
号公報）をなす半導体メモリ回路の要部を取り出
して簡略的に示す回路図である。本図において、
BL1，BL2…BLoはビツト線の対であり、それぞ
れに複数個のメモリセルMCを備えている。又、
各ビツト線の対BL1，BL2…BLoにはビツト線切
替トランジスタの対Q11，Q21…Ｑo1が直列に接続
され、さらに定電流源の対ＩBにつながれる。こ
こに、ビツト線切替トランジスタの対Q11，Q21
…Ｑo1の対応する各エミツタは図示するとおり共
通接続されている。かくの如く、これら切替トラ
ンジスタの対はいわゆるカレント・スイツチを構
成するから、選択された１つのビツト線の対のみ
がアクテイブになる。これは低消費電力化に有効
である。いずれのビツト線の対を選択するかは、
ビツトデコーダ（図示せず）からのビツト線選択
アドレス入力ADによつて定まる。このアドレス
入力ADはビツト線駆動回路BDを駆動する。ただ
し、本図では、ビツト線の対BL1に係合する１つ
のビツト線駆動回路BD1のみを代表的に示し、そ
の出力は出力点B1を通して、共通接続された切
替トランジスタQ11のベースに印加される。他の
出力点B2…Ｂoに接続する各ビツト線駆動回路も
回路BD1と全く同様の構成である。
号公報）をなす半導体メモリ回路の要部を取り出
して簡略的に示す回路図である。本図において、
BL1，BL2…BLoはビツト線の対であり、それぞ
れに複数個のメモリセルMCを備えている。又、
各ビツト線の対BL1，BL2…BLoにはビツト線切
替トランジスタの対Q11，Q21…Ｑo1が直列に接続
され、さらに定電流源の対ＩBにつながれる。こ
こに、ビツト線切替トランジスタの対Q11，Q21
…Ｑo1の対応する各エミツタは図示するとおり共
通接続されている。かくの如く、これら切替トラ
ンジスタの対はいわゆるカレント・スイツチを構
成するから、選択された１つのビツト線の対のみ
がアクテイブになる。これは低消費電力化に有効
である。いずれのビツト線の対を選択するかは、
ビツトデコーダ（図示せず）からのビツト線選択
アドレス入力ADによつて定まる。このアドレス
入力ADはビツト線駆動回路BDを駆動する。ただ
し、本図では、ビツト線の対BL1に係合する１つ
のビツト線駆動回路BD1のみを代表的に示し、そ
の出力は出力点B1を通して、共通接続された切
替トランジスタQ11のベースに印加される。他の
出力点B2…Ｂoに接続する各ビツト線駆動回路も
回路BD1と全く同様の構成である。
今仮りにビツト線の対BL1が選択されるものと
すると、アドレス入力ADにより、差動増幅器DA
の左側トランジスタがオン、右側トランジスタが
オフとなり、エミツタフオロワのトランジスタ
Q2がオンとなつて、レベルシフト用のダイオー
ドD1を通して、“Ｈ”レベルの信号が切替トラン
ジスタの対Q11のベースに印加され、これらをオ
ンとする。かくの如く、出力点B1には“Ｈ”レ
ベルの信号が現われ選択期間中これを保持する。
そして、ビツト線の選択が仮りにBL1からBL2に
移行したとすると、出力点B1は“Ｈ”→“Ｌ”、
出力点B2は“Ｌ”→“Ｈ”という変化を生ず
る。従来技術における主題は、その出力点B1に
おける“Ｈ”→“Ｌ”、つまり任意のビツト線の
選択から非選択への移行をなるべく速くし、高速
化する点にある。第２図は第１図の回路における
出力点B1およびB2のレベル変化を示す波形図で
ある。これら第１図および第２図を参照すると、
出力点B1のレベル変化は実線カーブ２１から点
線カーブ２２に至るルートを辿り、極めて緩漫で
ある。この原因は各出力点B1（B2…Ｂoも同じ）
に存在する寄生容量に充電された電荷を急速に引
き抜けないことにある。そこで、この従来技術で
は、放電路を設けた。例えばダイオードD12，D22
…Ｄo2を各切替トランジスタ毎に設けるのであ
る。これにより、出力点B1のレベル変化は実線
カーブ２１から実線カーブ２３に至るルートを辿
り、前記電荷の引抜きを早めた。このようにする
と、次に選択されるビツト線BL2の出力点B2にお
けるレベルの立上り（実線カーブ２４）と早い時
点でクロスし、それだけアクセスタイムは短縮さ
れることになる。これが、従来技術の狙いであつ
た。
すると、アドレス入力ADにより、差動増幅器DA
の左側トランジスタがオン、右側トランジスタが
オフとなり、エミツタフオロワのトランジスタ
Q2がオンとなつて、レベルシフト用のダイオー
ドD1を通して、“Ｈ”レベルの信号が切替トラン
ジスタの対Q11のベースに印加され、これらをオ
ンとする。かくの如く、出力点B1には“Ｈ”レ
ベルの信号が現われ選択期間中これを保持する。
そして、ビツト線の選択が仮りにBL1からBL2に
移行したとすると、出力点B1は“Ｈ”→“Ｌ”、
出力点B2は“Ｌ”→“Ｈ”という変化を生ず
る。従来技術における主題は、その出力点B1に
おける“Ｈ”→“Ｌ”、つまり任意のビツト線の
選択から非選択への移行をなるべく速くし、高速
化する点にある。第２図は第１図の回路における
出力点B1およびB2のレベル変化を示す波形図で
ある。これら第１図および第２図を参照すると、
出力点B1のレベル変化は実線カーブ２１から点
線カーブ２２に至るルートを辿り、極めて緩漫で
ある。この原因は各出力点B1（B2…Ｂoも同じ）
に存在する寄生容量に充電された電荷を急速に引
き抜けないことにある。そこで、この従来技術で
は、放電路を設けた。例えばダイオードD12，D22
…Ｄo2を各切替トランジスタ毎に設けるのであ
る。これにより、出力点B1のレベル変化は実線
カーブ２１から実線カーブ２３に至るルートを辿
り、前記電荷の引抜きを早めた。このようにする
と、次に選択されるビツト線BL2の出力点B2にお
けるレベルの立上り（実線カーブ２４）と早い時
点でクロスし、それだけアクセスタイムは短縮さ
れることになる。これが、従来技術の狙いであつ
た。
ところが、出力点B1のレベルが実線カーブ２
３の如く早く立下るようになつたにも拘らず、実
際には、次に選択される出力点B2のレベルが実
線カーブ２４から点線カーブ２５へとは移行しに
くく、実線カーブ２４から実線カーブ２６へと移
行することが認められた。そうすると、出力点
B1およびB2における相互のレベル差が所定値以
上に十分に開き切るまでに時間を要し、結局思つ
たようにアクセスタイムが短縮されず、高速化が
十分でないという結果になつた。これが本発明に
よつて解決せんとする問題である。
３の如く早く立下るようになつたにも拘らず、実
際には、次に選択される出力点B2のレベルが実
線カーブ２４から点線カーブ２５へとは移行しに
くく、実線カーブ２４から実線カーブ２６へと移
行することが認められた。そうすると、出力点
B1およびB2における相互のレベル差が所定値以
上に十分に開き切るまでに時間を要し、結局思つ
たようにアクセスタイムが短縮されず、高速化が
十分でないという結果になつた。これが本発明に
よつて解決せんとする問題である。
(4) 発明の目的
本発明は上記問題点に鑑み、第２図に示した実
線のカーブ２６を点線のカーブ２５にまで持ち上
げ、前記設例における出力点B1およびB2相互間
のレベル差を急速に広げることのできる、すなわ
ち、アクセスタイムの短縮を図つて高速化が可能
な半導体メモリ回路を提案することを目的とする
ものである。
線のカーブ２６を点線のカーブ２５にまで持ち上
げ、前記設例における出力点B1およびB2相互間
のレベル差を急速に広げることのできる、すなわ
ち、アクセスタイムの短縮を図つて高速化が可能
な半導体メモリ回路を提案することを目的とする
ものである。
(5) 発明の構成
上記目的に従い本発明は、第１図に示したレベ
ルシフト用ダイオードD1に代えて、増幅機能を
も備えたトランジスタを用いるようにしたことを
特徴とするものである。
ルシフト用ダイオードD1に代えて、増幅機能を
も備えたトランジスタを用いるようにしたことを
特徴とするものである。
(6) 発明の実施例
先ず本発明を説明する前に、第２図における非
所望のカーブ２６が如何に得られるかについて考
察しておく。前記設例に準じて、ビツト線の対
BL2が次に選択されるものとすると、対応するビ
ツト線駆動回路BD2（BD1と全く同じであるの
で、これを参照する）のトランジスタQ2がオン
となり、抵抗ｒを通してベース電流が流れ始め
る。そうすると、抵抗ｒでの電圧降下が生じ、こ
れが、ダイオードD1を通して、出力点B2に現わ
れ、第２図のカーブ２６の如き凹みとなつて現わ
れる。従つて、抵抗ｒにおける電圧降下を極力小
さくするように工夫すれば良いことが分る。この
場合、単に高速化のみならず低消費電力化にも効
果的な回路であれば、より好都合であることは言
うまでもない（後述）。
所望のカーブ２６が如何に得られるかについて考
察しておく。前記設例に準じて、ビツト線の対
BL2が次に選択されるものとすると、対応するビ
ツト線駆動回路BD2（BD1と全く同じであるの
で、これを参照する）のトランジスタQ2がオン
となり、抵抗ｒを通してベース電流が流れ始め
る。そうすると、抵抗ｒでの電圧降下が生じ、こ
れが、ダイオードD1を通して、出力点B2に現わ
れ、第２図のカーブ２６の如き凹みとなつて現わ
れる。従つて、抵抗ｒにおける電圧降下を極力小
さくするように工夫すれば良いことが分る。この
場合、単に高速化のみならず低消費電力化にも効
果的な回路であれば、より好都合であることは言
うまでもない（後述）。
第３図は本発明に基づく半導体メモリ回路の一
実施例を示す回路図である。本図において、第１
図と同一の構成要素には同一の参照記号を付して
示す。従つて、新たなビツト線駆動回路BD1（他
のビツト線駆動回路も全て同じ）におけるトラン
ジスタQ3が、第１図のダイオードD1に置き換え
られている点が第１図の場合と異なる。この第３
図におけるトランジスタQ2およびQ3はいわゆる
ダーリントン回路を形成しており、第１図の出力
点Ｂ（B1，B2…Ｂoを代表する記号）に従来供給
していた電流と同一の電流を生じさせるに必要な
ベース電流（トランジスタQ2のベース電流）
は、新たなトランジスタQ3の増幅作用により
（増幅率β）、1/βと大幅に低減される。この結
果、第１図の抵抗ｒにおいてそのベース電流によ
り生起される電圧降下も約1/βに低下する。この
ことは、第２図の実線カーブ２６に示される凹み
がなくなることを意味する。なぜなら、既述のと
おり、その凹みの生成が、抵抗ｒにおける、ベー
ス電流（Q2のベース電流）による電圧降下に起
因しているからである。なお、第１図のダイオー
ドD1の機能は、トランジスタQ3のベース・エミ
ツタによりそのまま維持されている。
実施例を示す回路図である。本図において、第１
図と同一の構成要素には同一の参照記号を付して
示す。従つて、新たなビツト線駆動回路BD1（他
のビツト線駆動回路も全て同じ）におけるトラン
ジスタQ3が、第１図のダイオードD1に置き換え
られている点が第１図の場合と異なる。この第３
図におけるトランジスタQ2およびQ3はいわゆる
ダーリントン回路を形成しており、第１図の出力
点Ｂ（B1，B2…Ｂoを代表する記号）に従来供給
していた電流と同一の電流を生じさせるに必要な
ベース電流（トランジスタQ2のベース電流）
は、新たなトランジスタQ3の増幅作用により
（増幅率β）、1/βと大幅に低減される。この結
果、第１図の抵抗ｒにおいてそのベース電流によ
り生起される電圧降下も約1/βに低下する。この
ことは、第２図の実線カーブ２６に示される凹み
がなくなることを意味する。なぜなら、既述のと
おり、その凹みの生成が、抵抗ｒにおける、ベー
ス電流（Q2のベース電流）による電圧降下に起
因しているからである。なお、第１図のダイオー
ドD1の機能は、トランジスタQ3のベース・エミ
ツタによりそのまま維持されている。
ところで、βは通常約200位であり、トランジ
スタQ2のベース電流は極端に減少する。そこ
で、第１図の抵抗ｒを、もう少し抵抗値の大きな
抵抗（第３図の抵抗Ｒ）に置き換えてみても（例
えばＲ＝αｒ）、αが例えば200を超えない限り、
当該抵抗での電圧降下は第１図の場合よりも十分
小さく抑えられる。そこで、仮りにαをα＝２と
すると、非選択ビツトに係る差動増幅器DAを通
して定電流源ＩBDに流すべき定電流は半減する。
このことは、高集積化されたビツト線の対数
（Ｎ）が非常に多い半導体メモリ回路では、低消
費電力化が特に顕著となることを意味する。なぜ
なら、その定電流の半減効果が（Ｎ−１）倍にな
つて現われるからである（非選択ビツト対の数は
Ｎから選択ビツト対の数（＝１）を引いたものに
等しい）。こうしてみると、第３図の回路はメモ
リ動作の高速化のみならず、低消費電力化にも有
益であることが分る。
スタQ2のベース電流は極端に減少する。そこ
で、第１図の抵抗ｒを、もう少し抵抗値の大きな
抵抗（第３図の抵抗Ｒ）に置き換えてみても（例
えばＲ＝αｒ）、αが例えば200を超えない限り、
当該抵抗での電圧降下は第１図の場合よりも十分
小さく抑えられる。そこで、仮りにαをα＝２と
すると、非選択ビツトに係る差動増幅器DAを通
して定電流源ＩBDに流すべき定電流は半減する。
このことは、高集積化されたビツト線の対数
（Ｎ）が非常に多い半導体メモリ回路では、低消
費電力化が特に顕著となることを意味する。なぜ
なら、その定電流の半減効果が（Ｎ−１）倍にな
つて現われるからである（非選択ビツト対の数は
Ｎから選択ビツト対の数（＝１）を引いたものに
等しい）。こうしてみると、第３図の回路はメモ
リ動作の高速化のみならず、低消費電力化にも有
益であることが分る。
第４図は本発明に基づく第３図の回路における
出力点B1およびB2のレベル変化を示す波形図で
ある。ただし、B1およびB2としたのは前記設例
に準じたためであり、任意の“選択”→“非選
択”のビツト線および“非選択”→“選択”のビ
ツト線について全て同様の波形を生じさせる。な
お、第４図の波形は第２図の点線２５を実現した
ものに相当する。この結果、一方の出力点B1の
レベルと他方の出力点B2のレベルとの差が、ク
ロス点４１を超えて所定の値Δυ以上になるまで
の時間ｔはかなり短縮され、高速化が実現され
る。なお、上述の説明では、本発明に余り関係し
ないワード線選択の説明を省略した。
出力点B1およびB2のレベル変化を示す波形図で
ある。ただし、B1およびB2としたのは前記設例
に準じたためであり、任意の“選択”→“非選
択”のビツト線および“非選択”→“選択”のビ
ツト線について全て同様の波形を生じさせる。な
お、第４図の波形は第２図の点線２５を実現した
ものに相当する。この結果、一方の出力点B1の
レベルと他方の出力点B2のレベルとの差が、ク
ロス点４１を超えて所定の値Δυ以上になるまで
の時間ｔはかなり短縮され、高速化が実現され
る。なお、上述の説明では、本発明に余り関係し
ないワード線選択の説明を省略した。
第３図において、新たなトランジスタQ3のベ
ース・エミツタ間には抵抗R′が接続されてい
る。この抵抗R′は本発明の本質に係るものでは
ないが、この抵抗R′を設けることにより発振を
防止することができる。この発振は、ダーリント
ン回路Q2，Q3の増幅率が非常に大であることに
よつて生ずるおそれのあるものである。
ース・エミツタ間には抵抗R′が接続されてい
る。この抵抗R′は本発明の本質に係るものでは
ないが、この抵抗R′を設けることにより発振を
防止することができる。この発振は、ダーリント
ン回路Q2，Q3の増幅率が非常に大であることに
よつて生ずるおそれのあるものである。
さらに第３図において新たなトランジスタQ3
についてみると、これは集積回路ICとして製造
する場合、その構造上第１図のダイオードD1と
何ら異なるところがない。というのは、ICにお
いて、ダイオードD1は、トランジスタのベー
ス・コレクタを短絡したものとして実現されるの
で、その短絡を行わない当該トランジスタをもつ
てトランジスタQ3とすることができるからであ
る。
についてみると、これは集積回路ICとして製造
する場合、その構造上第１図のダイオードD1と
何ら異なるところがない。というのは、ICにお
いて、ダイオードD1は、トランジスタのベー
ス・コレクタを短絡したものとして実現されるの
で、その短絡を行わない当該トランジスタをもつ
てトランジスタQ3とすることができるからであ
る。
(7) 発明の効果
以上詳細に説明したように、本発明によれば、
既述の従来技術に対し高速化ならびに低消費電力
化の双方を満足させる半導体メモリ回路が実現さ
れる。
既述の従来技術に対し高速化ならびに低消費電力
化の双方を満足させる半導体メモリ回路が実現さ
れる。
第１図は本発明の従来技術（特開昭57―92482
号公報）をなす半導体メモリ回路の要部を取り出
して簡略的に示す回路図、第２図は第１図の回路
における出力点B1およびB2のレベル変化を示す
波形図、第３図は本発明に基づく半導体メモリ回
路の一実施例を示す回路図、第４図は本発明に基
づく第３図の回路における出力点B1およびB2の
レベル変化を示す波形図である。 BL1，BL2…BLo…ビツト線の対、MC…メモリ
セル、Q11，Q21…Ｑo1…ビツト線切替トランジス
タの対、ＩB…定電流源の対、AD…ビツト線選択
アドレス入力、BD1，BD2…BDo…ビツト線駆動
回路、ｒ，Ｒ，R′…抵抗、D1…レベルシフト用
ダイオード、D12，D22…Ｄo2…放電路としてのダ
イオード、Q2…第１のトランジスタ、Q3…第２
のトランジスタ。
号公報）をなす半導体メモリ回路の要部を取り出
して簡略的に示す回路図、第２図は第１図の回路
における出力点B1およびB2のレベル変化を示す
波形図、第３図は本発明に基づく半導体メモリ回
路の一実施例を示す回路図、第４図は本発明に基
づく第３図の回路における出力点B1およびB2の
レベル変化を示す波形図である。 BL1，BL2…BLo…ビツト線の対、MC…メモリ
セル、Q11，Q21…Ｑo1…ビツト線切替トランジス
タの対、ＩB…定電流源の対、AD…ビツト線選択
アドレス入力、BD1，BD2…BDo…ビツト線駆動
回路、ｒ，Ｒ，R′…抵抗、D1…レベルシフト用
ダイオード、D12，D22…Ｄo2…放電路としてのダ
イオード、Q2…第１のトランジスタ、Q3…第２
のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数のビツト線の対と、各該ビツト線の対に
接続される複数のバイポーラメモリセルと、各該
ビツト線の対に直列に接続されるビツト線切替ト
ランジスタの対と、各該ビツト線切替トランジス
タの対における対応する各エミツタ相互を共通接
続した点に接続する定電流源の対と、各該ビツト
線切替トランジスタの対におけるベースを共通接
続した点にそれぞれ出力を与えるビツト線駆動回
路と、該共通接続のベース毎に設けられる放電路
とを有してなり、各該ビツト線駆動回路が、ビツ
ト線選択アドレス入力によりオン・オフする第１
のトランジスタとこれに直列接続するレベルシフ
ト機能素子により前記出力を生成するように構成
される半導体メモリ回路において、 前記レベルシフト機能素子としてベースおよび
エミツタ間の電位差が利用される第２のトランジ
スタを設け、該第２のトランジスタは前記第１の
トランジスタと共にダーリントン接続されること
を特徴とする半導体メモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166709A JPS5956287A (ja) | 1982-09-27 | 1982-09-27 | 半導体メモリ回路 |
| DE8383305712T DE3375748D1 (en) | 1982-09-27 | 1983-09-26 | Semiconductor memory device |
| EP19830305712 EP0107912B1 (en) | 1982-09-27 | 1983-09-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166709A JPS5956287A (ja) | 1982-09-27 | 1982-09-27 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956287A JPS5956287A (ja) | 1984-03-31 |
| JPS6249678B2 true JPS6249678B2 (ja) | 1987-10-20 |
Family
ID=15836302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166709A Granted JPS5956287A (ja) | 1982-09-27 | 1982-09-27 | 半導体メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0107912B1 (ja) |
| JP (1) | JPS5956287A (ja) |
| DE (1) | DE3375748D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| CN107026638B (zh) * | 2016-02-01 | 2020-08-11 | 中车株洲电力机车研究所有限公司 | 一种igbt驱动装置及驱动方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135244A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5841596B2 (ja) * | 1980-11-28 | 1983-09-13 | 富士通株式会社 | スタティック型半導体記憶装置 |
-
1982
- 1982-09-27 JP JP57166709A patent/JPS5956287A/ja active Granted
-
1983
- 1983-09-26 DE DE8383305712T patent/DE3375748D1/de not_active Expired
- 1983-09-26 EP EP19830305712 patent/EP0107912B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0107912A3 (en) | 1985-05-15 |
| JPS5956287A (ja) | 1984-03-31 |
| EP0107912A2 (en) | 1984-05-09 |
| EP0107912B1 (en) | 1988-02-24 |
| DE3375748D1 (en) | 1988-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6608791B2 (en) | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions | |
| US5086238A (en) | Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions | |
| JPS6261177B2 (ja) | ||
| US4369502A (en) | Semiconductor memory circuit | |
| EP0052504A1 (en) | Semiconductor buffer circuit | |
| JPH0757463A (ja) | 電圧発生回路及び１／２ｖｄｄ発生回路 | |
| US5644548A (en) | Dynamic random access memory having bipolar and C-MOS transistor | |
| US4417326A (en) | Static semiconductor memory device | |
| US5577002A (en) | Semiconductor integrated circuit device implemented by bipolar and field effect transistors and having stable sense amplifier | |
| US4575647A (en) | Reference-regulated compensated current switch emitter-follower circuit | |
| JPH08335881A (ja) | 相補型電流源回路 | |
| US4464735A (en) | Semiconductor memory | |
| JPS6249678B2 (ja) | ||
| US5199000A (en) | Semiconductor memory circuit having switched voltage supply for data bus lines | |
| US4706222A (en) | Darlington type switching stage for a line decoder of a memory | |
| JPH05342873A (ja) | 半導体記憶装置 | |
| US5299167A (en) | Bipolar ram apparatus | |
| EP0089833A2 (en) | Semiconductor memory circuit including a charge absorbing circuit | |
| US5459411A (en) | Wired-OR logic circuits each having a constant current source | |
| EP0239913A2 (en) | Semiconductor memory circuit | |
| KR900017031A (ko) | 반도체메모리 | |
| KR910006475B1 (ko) | 반도체장치의 전압변환회로 | |
| EP0149075A2 (en) | AC transient driver for memory cells | |
| JPH0973786A (ja) | 半導体装置 | |
| JPH024078B2 (ja) |