JPH0973786A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0973786A JPH0973786A JP7248675A JP24867595A JPH0973786A JP H0973786 A JPH0973786 A JP H0973786A JP 7248675 A JP7248675 A JP 7248675A JP 24867595 A JP24867595 A JP 24867595A JP H0973786 A JPH0973786 A JP H0973786A
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Landscapes
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】BiCMOS、BiNMOS回路、及び高抵抗負荷型セル、
ＴＦＴ負荷型セルを搭載した半導体装置を1.5Ｖ程度の
低電源電圧で動作させる内部昇圧電位発生回路の提供。 【解決手段】BiCMOS／BiNMOS用の内部昇圧電位発生回路
は、昇圧電位電源線VCHGB11にバイポーラトランジスタ4
1のベースを接続しコレクタとGND４間に定電流源42を接
続し、ベース・コレクタ間電圧が0.6Ｖ程度となるよう
定電流値を設定し、差動アンプ43にVCCとバイポーラト
ランジスタ41のコレクタ電圧を入力し比較結果を用いて
チャージポンプ回路の動作を帰還制御する。また高抵抗
負荷型／TFT負荷型メモリセル用の内部昇圧電位発生回
路では、バイポーラ検出素子41の代わりにダイオード接
続したNMOSを用い同様な回路構成でチャージポンプ回路
の動作を帰還制御する。
ＴＦＴ負荷型セルを搭載した半導体装置を1.5Ｖ程度の
低電源電圧で動作させる内部昇圧電位発生回路の提供。 【解決手段】BiCMOS／BiNMOS用の内部昇圧電位発生回路
は、昇圧電位電源線VCHGB11にバイポーラトランジスタ4
1のベースを接続しコレクタとGND４間に定電流源42を接
続し、ベース・コレクタ間電圧が0.6Ｖ程度となるよう
定電流値を設定し、差動アンプ43にVCCとバイポーラト
ランジスタ41のコレクタ電圧を入力し比較結果を用いて
チャージポンプ回路の動作を帰還制御する。また高抵抗
負荷型／TFT負荷型メモリセル用の内部昇圧電位発生回
路では、バイポーラ検出素子41の代わりにダイオード接
続したNMOSを用い同様な回路構成でチャージポンプ回路
の動作を帰還制御する。
Description
【０００１】
【発明が属する技術分野】本発明は半導体集積回路に関
し、特にバイポーラトランジスタとＭＯＳトランジスタ
とを同一半導体基板上に集積する、いわゆるバイポーラ
−ＣＭＯＳ（以下単に「ＢｉＣＭＯＳ」と略記する）技
術を用いた論理回路の低電圧動作技術に関する。また、
本発明は、大量のデータ書き込み及び読み出しを高速に
行うＳＲＡＭ（スタティック型ランダムアクセスメモ
リ）の低電圧動作技術に関する。
し、特にバイポーラトランジスタとＭＯＳトランジスタ
とを同一半導体基板上に集積する、いわゆるバイポーラ
−ＣＭＯＳ（以下単に「ＢｉＣＭＯＳ」と略記する）技
術を用いた論理回路の低電圧動作技術に関する。また、
本発明は、大量のデータ書き込み及び読み出しを高速に
行うＳＲＡＭ（スタティック型ランダムアクセスメモ
リ）の低電圧動作技術に関する。
【０００２】
【従来の技術】従来バイポーラとＭＯＳを同一基板上に
集積したＢｉＣＭＯＳ論理ゲートまたはＢｉＮＭＯＳ論
理ゲートは、例えば低消費電力性及び高集積性に優れた
ＣＭＯＳ技術の中に、大きな駆動能力を持ち高速性に優
れたバイポーラ技術を取り込むことによってＣＭＯＳ技
術で実現できない優れた高速性能を実現することができ
る。
集積したＢｉＣＭＯＳ論理ゲートまたはＢｉＮＭＯＳ論
理ゲートは、例えば低消費電力性及び高集積性に優れた
ＣＭＯＳ技術の中に、大きな駆動能力を持ち高速性に優
れたバイポーラ技術を取り込むことによってＣＭＯＳ技
術で実現できない優れた高速性能を実現することができ
る。
【０００３】通常用いられる構成においては、これらの
論理ゲートは、出力端子に接続された出力プルアップ用
バイポーラトランジスタがオンし、出力レベルが高電位
を出力している時、その電位はＬＳＩの外部から供給さ
れる高電位側電源電位よりベース・エミッタ間電圧ＶＦ
だけ低下する。
論理ゲートは、出力端子に接続された出力プルアップ用
バイポーラトランジスタがオンし、出力レベルが高電位
を出力している時、その電位はＬＳＩの外部から供給さ
れる高電位側電源電位よりベース・エミッタ間電圧ＶＦ
だけ低下する。
【０００４】近年、ＭＯＳトランジスタにおけるホット
エレクトロン発生による信頼性の問題、消費電力の問題
等で電源電圧が低下してきている。
エレクトロン発生による信頼性の問題、消費電力の問題
等で電源電圧が低下してきている。
【０００５】このように電源電圧が低下した場合、Ｂｉ
ＣＭＯＳ論理ゲートの出力論理振幅が小さいために、ノ
イズマージンの低下、及び動作速度の劣化等が生じると
いう問題があった。
ＣＭＯＳ論理ゲートの出力論理振幅が小さいために、ノ
イズマージンの低下、及び動作速度の劣化等が生じると
いう問題があった。
【０００６】この問題を解決するための構成の一つとし
て、本願と同一出願人による特願平6-78297において、
岡村らは、ＬＳＩ内部に内部昇圧回路を設け、外部より
供給される高電位側電源電圧より高い昇圧電位を内部昇
圧回路で発生し、昇圧された電圧をＢｉＣＭＯＳゲート
回路、またはＢｉＮＭＯＳゲート回路のベース駆動回路
に供給するようにした構成を提案している。以下、前記
特願平6-78297に記載される構成を説明する。
て、本願と同一出願人による特願平6-78297において、
岡村らは、ＬＳＩ内部に内部昇圧回路を設け、外部より
供給される高電位側電源電圧より高い昇圧電位を内部昇
圧回路で発生し、昇圧された電圧をＢｉＣＭＯＳゲート
回路、またはＢｉＮＭＯＳゲート回路のベース駆動回路
に供給するようにした構成を提案している。以下、前記
特願平6-78297に記載される構成を説明する。
【０００７】図４は、前記特願平6-78297に記載される
ＢｉＣＭＯＳ論理ゲートの回路構成を示す図である。
ＢｉＣＭＯＳ論理ゲートの回路構成を示す図である。
【０００８】図４を参照して、コレクタをＬＳＩ外部か
ら供給される高電位側電源電圧（「ＶＣＣ」という）３
に接続し、エミッタを出力端子２に接続し、ベースをＰ
チャネルＭＯＳトランジスタ（「ＰＭＯＳ」という）７
のドレインと第１のＮチャネルＭＯＳトランジスタ
（「ＮＭＯＳ」という）８のドレインの接続点に接続し
てなる第１のＮＰＮバイポーラトランジスタ５と、コレ
クタを出力端子２に接続し、エミッタを低電位側電源電
圧（「ＧＮＤ」という）４に接続し、ベースを第１のＮ
ＭＯＳ８のソースと第２のＮＭＯＳ９のソースとに共通
接続してなる第２のＮＰＮバイポーラトランジスタ６
と、を備え、第２のＮＭＯＳ９のドレインは出力端子２
に接続されている。
ら供給される高電位側電源電圧（「ＶＣＣ」という）３
に接続し、エミッタを出力端子２に接続し、ベースをＰ
チャネルＭＯＳトランジスタ（「ＰＭＯＳ」という）７
のドレインと第１のＮチャネルＭＯＳトランジスタ
（「ＮＭＯＳ」という）８のドレインの接続点に接続し
てなる第１のＮＰＮバイポーラトランジスタ５と、コレ
クタを出力端子２に接続し、エミッタを低電位側電源電
圧（「ＧＮＤ」という）４に接続し、ベースを第１のＮ
ＭＯＳ８のソースと第２のＮＭＯＳ９のソースとに共通
接続してなる第２のＮＰＮバイポーラトランジスタ６
と、を備え、第２のＮＭＯＳ９のドレインは出力端子２
に接続されている。
【０００９】また、第２のＮＰＮバイポーラ６のベース
とＧＮＤ４との間には、第２のＮＰＮバイポーラトラン
ジスタ６のベース電荷引き抜き用に抵抗素子１０が接続
されている。
とＧＮＤ４との間には、第２のＮＰＮバイポーラトラン
ジスタ６のベース電荷引き抜き用に抵抗素子１０が接続
されている。
【００１０】ＰＭＯＳ７のゲート、第１のＮＭＯＳ８の
ゲート、及び第２のＮＭＯＳ９のゲートは共に入力端子
１に接続されている。
ゲート、及び第２のＮＭＯＳ９のゲートは共に入力端子
１に接続されている。
【００１１】ＰＭＯＳ７のソースは第２の電源（「ＶＣ
ＨＧＢ」という）１１に接続されている。内部昇圧電位
発生回路１６はＶＣＣ３から昇圧した電源電位をＶＣＨ
ＧＢ１１に供給している。
ＨＧＢ」という）１１に接続されている。内部昇圧電位
発生回路１６はＶＣＣ３から昇圧した電源電位をＶＣＨ
ＧＢ１１に供給している。
【００１２】この構成において、入力端子１に入力され
る信号のレベルがハイ（Ｈigh）レベルからロー（Ｌo
w）レベルへ移行すると、ＰＭＯＳ７と第１のＮＭＯＳ
８とから成るインバータ（ＣＭＯＳインバータ回路）の
出力電位が上昇し、従って第１のＮＰＮバイポーラトラ
ンジスタ５のベース電位が上昇する。
る信号のレベルがハイ（Ｈigh）レベルからロー（Ｌo
w）レベルへ移行すると、ＰＭＯＳ７と第１のＮＭＯＳ
８とから成るインバータ（ＣＭＯＳインバータ回路）の
出力電位が上昇し、従って第１のＮＰＮバイポーラトラ
ンジスタ５のベース電位が上昇する。
【００１３】これにより、出力端子２のレベルは、ベー
ス電位からバイポーラトランジスタのベース・エミッタ
間電圧ＶＦ分だけ下がったレベルを維持して上昇し、出
力端子２の電位がＶＣＨＧＢ１１からＶＦだけ下がった
レベルで、第１のバイポーラトランジスタ５がオフし、
出力負荷に電流を供給することを中止する。
ス電位からバイポーラトランジスタのベース・エミッタ
間電圧ＶＦ分だけ下がったレベルを維持して上昇し、出
力端子２の電位がＶＣＨＧＢ１１からＶＦだけ下がった
レベルで、第１のバイポーラトランジスタ５がオフし、
出力負荷に電流を供給することを中止する。
【００１４】ここで、ＶＣＨＧＢ１１の電位をＶＣＣ３
の電位から0.6Ｖ程度高い電位に設定すれば、第１のバ
イポーラトランジスタ５のコレクタ・エミッタ間電圧は
0.2〜0.3Ｖ確保されるので、飽和せずに出力電位をほぼ
電源電位ＶＣＣまで引き上げることができる。
の電位から0.6Ｖ程度高い電位に設定すれば、第１のバ
イポーラトランジスタ５のコレクタ・エミッタ間電圧は
0.2〜0.3Ｖ確保されるので、飽和せずに出力電位をほぼ
電源電位ＶＣＣまで引き上げることができる。
【００１５】また、ＮＰＮバイポーラトランジスタは、
一般に、50〜100程度の高い電流増幅率を持ち、しかも
第１のバイポーラトランジスタ５のベース電流を供給す
るのは、出力端子２の電圧を引き上げる時のみであるた
め、ＶＣＨＧＢ11の電圧を決定する内部昇圧電位発生回
路１６の電流供給能力は大きくなくてよい。
一般に、50〜100程度の高い電流増幅率を持ち、しかも
第１のバイポーラトランジスタ５のベース電流を供給す
るのは、出力端子２の電圧を引き上げる時のみであるた
め、ＶＣＨＧＢ11の電圧を決定する内部昇圧電位発生回
路１６の電流供給能力は大きくなくてよい。
【００１６】また、一つの内部昇圧電位発生回路で多数
のＢｉＣＭＯＳゲート回路にＶＣＨＧＢ11を供給するこ
とができる。
のＢｉＣＭＯＳゲート回路にＶＣＨＧＢ11を供給するこ
とができる。
【００１７】図５は、前記特願平6-78297に記載される
ＢｉＮＭＯＳ論理ゲートの回路構成を示す図である
ＢｉＮＭＯＳ論理ゲートの回路構成を示す図である
【００１８】図５を参照して、第１のＮＰＮバイポーラ
12は、そのコレクタがＶＣＣ３に接続され、エミッタが
出力端子２に接続され、ベースがＰＭＯＳ13のドレイン
と第１のＮＭＯＳ15のドレインとの接続点に接続されて
いる。
12は、そのコレクタがＶＣＣ３に接続され、エミッタが
出力端子２に接続され、ベースがＰＭＯＳ13のドレイン
と第１のＮＭＯＳ15のドレインとの接続点に接続されて
いる。
【００１９】第１のＮＭＯＳ15のソースはＧＮＤ４に接
続し、またソースをＧＮＤ４に、ドレインを出力端子２
に接続した第２のＮＭＯＳ14を設けている。
続し、またソースをＧＮＤ４に、ドレインを出力端子２
に接続した第２のＮＭＯＳ14を設けている。
【００２０】ＰＭＯＳ13のゲート、第１、第２のＮＭＯ
Ｓ15、14のゲートを入力端子１に接続している。
Ｓ15、14のゲートを入力端子１に接続している。
【００２１】ＰＭＯＳ13のソースをＶＣＨＧＢ11に接続
し、ＶＣＨＧＢ11は内部昇圧電位発生回路16で昇圧され
た電源電位に設定される。
し、ＶＣＨＧＢ11は内部昇圧電位発生回路16で昇圧され
た電源電位に設定される。
【００２２】入力レベルがハイレベルからローレベルに
移行する過程を以下に説明する。
移行する過程を以下に説明する。
【００２３】ＰＭＯＳ13、第１のＮＭＯＳ15で構成され
るインバータの出力電位、すなわち第１のバイポーラ12
のベース電位が上昇する。同時に第２のＮＭＯＳ14がオ
フする。
るインバータの出力電位、すなわち第１のバイポーラ12
のベース電位が上昇する。同時に第２のＮＭＯＳ14がオ
フする。
【００２４】これにより、出力端子２のレベルがベース
電位からベース・エミッタ間電圧ＶＦ下がったレベルを
維持して上昇し、出力端子２の電位がＶＣＨＧＢ11から
ＶＦだけ下がったレベルで第１のバイポーラトランジス
タ12がオフし、出力負荷に電流を供給することを中止す
る。
電位からベース・エミッタ間電圧ＶＦ下がったレベルを
維持して上昇し、出力端子２の電位がＶＣＨＧＢ11から
ＶＦだけ下がったレベルで第１のバイポーラトランジス
タ12がオフし、出力負荷に電流を供給することを中止す
る。
【００２５】ここで、ＢｉＣＭＯＳゲートの場合と同様
にＶＣＨＧＢ11の電位をＶＣＣ３の電位から0.6Ｖ程度
高い電位に設定すれば、第１のバイポーラトランジスタ
12のコレクタ・エミッタ間電圧は0.2〜0.3Ｖ確保される
ので、飽和せずに出力電位をほぼＶＣＣの電位まで引き
上げることができる。内部昇圧電位発生回路16に要求さ
れる電流駆動能力等はＢｉＣＭＯＳゲートの場合と全く
同様である。
にＶＣＨＧＢ11の電位をＶＣＣ３の電位から0.6Ｖ程度
高い電位に設定すれば、第１のバイポーラトランジスタ
12のコレクタ・エミッタ間電圧は0.2〜0.3Ｖ確保される
ので、飽和せずに出力電位をほぼＶＣＣの電位まで引き
上げることができる。内部昇圧電位発生回路16に要求さ
れる電流駆動能力等はＢｉＣＭＯＳゲートの場合と全く
同様である。
【００２６】以上のＢｉＣＭＯＳゲート回路、及びＢｉ
ＮＭＯＳゲート回路は、インバータ論理に限らず、ＮＡ
ＮＤゲート、ＮＯＲゲート等へも適用可能である。
ＮＭＯＳゲート回路は、インバータ論理に限らず、ＮＡ
ＮＤゲート、ＮＯＲゲート等へも適用可能である。
【００２７】また、ＶＣＨＧＢ11の電位はＶＣＣ３の電
位から0.6Ｖ程度高くする必要があり、その精度は0.6Ｖ
±0.1Ｖ程度にする必要がある。ＶＣＨＧＢ11がＶＣＣ
よりも0.7Ｖ以上になると、第１のバイポーラトランジ
スタ５（又は12）は飽和してしまい、論理動作が不能と
なる。
位から0.6Ｖ程度高くする必要があり、その精度は0.6Ｖ
±0.1Ｖ程度にする必要がある。ＶＣＨＧＢ11がＶＣＣ
よりも0.7Ｖ以上になると、第１のバイポーラトランジ
スタ５（又は12）は飽和してしまい、論理動作が不能と
なる。
【００２８】そして、ＶＣＨＧＢ11がＶＣＣよりも0.5
Ｖ以下となると、ゲート遅延増が10％以上となってしま
い、その高速性は劣化してしまう。
Ｖ以下となると、ゲート遅延増が10％以上となってしま
い、その高速性は劣化してしまう。
【００２９】一方、大量のデータの高速な読み出し及び
書き込みを行うスタティックＲＡＭ（ＳＲＡＭ）は、周
辺回路にＢｉＣＭＯＳもしくはＣＭＯＳを用い、種々の
形式で形成されると共に、情報を蓄えるメモリセルを多
数配置して構成される。
書き込みを行うスタティックＲＡＭ（ＳＲＡＭ）は、周
辺回路にＢｉＣＭＯＳもしくはＣＭＯＳを用い、種々の
形式で形成されると共に、情報を蓄えるメモリセルを多
数配置して構成される。
【００３０】メモリセルとしては、４つのＮＭＯＳと２
つのＰＭＯＳを用いて基本セルを構成してなる、いわゆ
る「完全ＣＭＯＳ型メモリセル」がある。しかしなが
ら、完全ＣＭＯＳ型セルはその占有面積が大きいため
に、大規模ＳＲＡＭの構成には適さないという問題があ
る。
つのＰＭＯＳを用いて基本セルを構成してなる、いわゆ
る「完全ＣＭＯＳ型メモリセル」がある。しかしなが
ら、完全ＣＭＯＳ型セルはその占有面積が大きいため
に、大規模ＳＲＡＭの構成には適さないという問題があ
る。
【００３１】これを解決する従来の構成として、４つの
ＮＭＯＳと、その上に積層された２つの高抵抗を用い
た、いわゆる「高抵抗型メモリセル」（以下「高抵抗セ
ル」と略記する）がある。
ＮＭＯＳと、その上に積層された２つの高抵抗を用い
た、いわゆる「高抵抗型メモリセル」（以下「高抵抗セ
ル」と略記する）がある。
【００３２】また、４つのＮＭＯＳの上に２つの薄膜ト
ランジスタ（Thin Film Transitor；「ＴＦＴ」とい
う）を積層したＴＦＴ型メモリセル（以下「ＴＦＴセ
ル」と略記する）がある。
ランジスタ（Thin Film Transitor；「ＴＦＴ」とい
う）を積層したＴＦＴ型メモリセル（以下「ＴＦＴセ
ル」と略記する）がある。
【００３３】これらの高抵抗セル及びＴＦＴセルでは、
完全ＣＭＯＳ型セルに比べ低面積、高集積化が可能にな
るという大きな利点が存在するが、一方で、低電圧動作
性に問題があった。
完全ＣＭＯＳ型セルに比べ低面積、高集積化が可能にな
るという大きな利点が存在するが、一方で、低電圧動作
性に問題があった。
【００３４】低電圧動作の問題点をさらに解決する従来
の手法として、メモリにアクセスを行う場合に、ワード
線のＨighレベルをメモリセルに供給される電圧レベル
（多くの場合ＬＳＩ外部から供給される高電位側電源電
圧ＶＣＣ）よりも高い電位に設定する方法が知られてい
る。また、この電位は内部昇圧電位発生回路を用い発生
させる。そして、これらの手法は、例えば特開平5-1208
82号公報等に記載されている。すなわち、特開平5-1208
82号公報には、高抵抗型メモリセル又はＴＦＴ型メモリ
セルを用いながら例えば２Ｖ以下の低電圧動作を達成す
るスタティック型の半導体記憶装置を提供することを目
的として、書き込み時のメモリセル内のＨighレベルの
電圧を駆動ＭＯＳＦＥＴ（MOS電界効果型トランジス
タ）の基板バイアス効果も含めたしきい値電圧をＶthと
して従来の書き込み時のメモリセルの内部電圧であるＶ
ＣＣ−Ｖthよりも高い電圧にする手段を備えた半導体記
憶装置が提案されている。また、前記特開平5-120882号
公報には、昇圧回路を用いることによりワード線がＨig
hレベルの時の電圧を電源電圧ＶＣＣよりも大きい電圧
Ｖchに設定し、書き込み時のメモリセル内部の電圧をＶ
ch−Ｖthにして低電圧動作を可能として構成が開示され
ている。
の手法として、メモリにアクセスを行う場合に、ワード
線のＨighレベルをメモリセルに供給される電圧レベル
（多くの場合ＬＳＩ外部から供給される高電位側電源電
圧ＶＣＣ）よりも高い電位に設定する方法が知られてい
る。また、この電位は内部昇圧電位発生回路を用い発生
させる。そして、これらの手法は、例えば特開平5-1208
82号公報等に記載されている。すなわち、特開平5-1208
82号公報には、高抵抗型メモリセル又はＴＦＴ型メモリ
セルを用いながら例えば２Ｖ以下の低電圧動作を達成す
るスタティック型の半導体記憶装置を提供することを目
的として、書き込み時のメモリセル内のＨighレベルの
電圧を駆動ＭＯＳＦＥＴ（MOS電界効果型トランジス
タ）の基板バイアス効果も含めたしきい値電圧をＶthと
して従来の書き込み時のメモリセルの内部電圧であるＶ
ＣＣ−Ｖthよりも高い電圧にする手段を備えた半導体記
憶装置が提案されている。また、前記特開平5-120882号
公報には、昇圧回路を用いることによりワード線がＨig
hレベルの時の電圧を電源電圧ＶＣＣよりも大きい電圧
Ｖchに設定し、書き込み時のメモリセル内部の電圧をＶ
ch−Ｖthにして低電圧動作を可能として構成が開示され
ている。
【００３５】また、低電圧動作のスタティックＲＡＭの
別の従来技術として、例えば特開平7-45080号公報に
は、スタティックＲＡＭにおいて、ワード線のHighレベ
ルを必要に応じて切換え制御するための複雑な制御回路
を用いることなく簡単な構成でワード線のＨighレベル
をＶＣＣ以上に設定し、高抵抗セル、ＴＦＴメモリセル
を用いて低電圧動作を可能とするようにした構成が提案
されている。
別の従来技術として、例えば特開平7-45080号公報に
は、スタティックＲＡＭにおいて、ワード線のHighレベ
ルを必要に応じて切換え制御するための複雑な制御回路
を用いることなく簡単な構成でワード線のＨighレベル
をＶＣＣ以上に設定し、高抵抗セル、ＴＦＴメモリセル
を用いて低電圧動作を可能とするようにした構成が提案
されている。
【００３６】以下、前記従来例を説明する。図６は、高
抵抗セルを用いた場合の回路図である。
抵抗セルを用いた場合の回路図である。
【００３７】図６において、電源ＶＣＣ３とＧＮＤ４間
に直列接続された負荷抵抗Ｒ１およびドライバトランジ
スタＮＭＯＳ26からなる第１のインバータ21と、同様に
直列接続された抵抗Ｒ２およびドライバトランジスタＮ
ＭＯＳ27からなる第２のインバータ22とが互いに交差接
続されている。すなわち、第１のインバータ21のＮＭＯ
Ｓ26のゲートが第２のインバータ22の記憶ノードＮ２に
接続され、第２のインバータ22のＮＭＯＳ27のゲート
が、第１のインバータの記憶ノードＮ１に接続されてい
る。
に直列接続された負荷抵抗Ｒ１およびドライバトランジ
スタＮＭＯＳ26からなる第１のインバータ21と、同様に
直列接続された抵抗Ｒ２およびドライバトランジスタＮ
ＭＯＳ27からなる第２のインバータ22とが互いに交差接
続されている。すなわち、第１のインバータ21のＮＭＯ
Ｓ26のゲートが第２のインバータ22の記憶ノードＮ２に
接続され、第２のインバータ22のＮＭＯＳ27のゲート
が、第１のインバータの記憶ノードＮ１に接続されてい
る。
【００３８】さらに、第１、第２のインバータ21、22の
各記憶ノードＮ１、Ｎ２と、ビット線対ＢＬ、ＢＬＮと
の間には、第１、第２のアクセストランジスタＮＭＯＳ
28、ＮＭＯＳ29が接続され、第１、第２のアクセストラ
ンジスタＮＭＯＳ28、ＮＭＯＳ29の各ゲートはワード線
ＷＬに接続されている。以上により高抵抗型メモリセル
23が形成される。
各記憶ノードＮ１、Ｎ２と、ビット線対ＢＬ、ＢＬＮと
の間には、第１、第２のアクセストランジスタＮＭＯＳ
28、ＮＭＯＳ29が接続され、第１、第２のアクセストラ
ンジスタＮＭＯＳ28、ＮＭＯＳ29の各ゲートはワード線
ＷＬに接続されている。以上により高抵抗型メモリセル
23が形成される。
【００３９】ワード線ＷＬの一端とロー（ＲＯＷ）アド
レスデコーダ（図示せず）の出力端との間には、ワード
線ＷＬを駆動する回路であるバッファ24が接続されてい
る。
レスデコーダ（図示せず）の出力端との間には、ワード
線ＷＬを駆動する回路であるバッファ24が接続されてい
る。
【００４０】バッファ24は、メモリセル23に供給される
セル供給電圧レベル（図６では高電位側外部供給電源電
圧ＶＣＣ３）以上の昇圧電圧レベルの電源ＶＣＨＧＷ25
を動作電源としており、書き込み及び読み出しの両動作
時に、ワード線ＷＬのＨighレベルとしてこの昇圧電源
電圧ＶＣＨＧＷ25に電圧レベルを設定するように構成さ
れている。すなわち、書き込み及び読み出しの両動作時
には、ワード線ＷＬのＨighレベルを、バッファ24によ
って、メモリセルに供給するセル供給電圧レベル以上の
同一レベルＶＣＨＧＷ25に設定する。なお、昇圧電圧Ｖ
ＣＨＧＷ25は、内部昇圧電位発生回路30にて発生及び供
給される。
セル供給電圧レベル（図６では高電位側外部供給電源電
圧ＶＣＣ３）以上の昇圧電圧レベルの電源ＶＣＨＧＷ25
を動作電源としており、書き込み及び読み出しの両動作
時に、ワード線ＷＬのＨighレベルとしてこの昇圧電源
電圧ＶＣＨＧＷ25に電圧レベルを設定するように構成さ
れている。すなわち、書き込み及び読み出しの両動作時
には、ワード線ＷＬのＨighレベルを、バッファ24によ
って、メモリセルに供給するセル供給電圧レベル以上の
同一レベルＶＣＨＧＷ25に設定する。なお、昇圧電圧Ｖ
ＣＨＧＷ25は、内部昇圧電位発生回路30にて発生及び供
給される。
【００４１】さらに、電源電圧ＶＣＣ３を下げ低電圧動
作させた場合、記憶された情報の安定性の指標となるス
タティックノイズマージンは、ワード線のＨighレベル
を、ＶＣＣ３よりもアクセストランジスタＮＭＯＳ28、
ＮＭＯＳ29の基板バイアス効果を含んだ閾値電圧分だけ
高くした電圧レベルに設定した場合に最大となる。
作させた場合、記憶された情報の安定性の指標となるス
タティックノイズマージンは、ワード線のＨighレベル
を、ＶＣＣ３よりもアクセストランジスタＮＭＯＳ28、
ＮＭＯＳ29の基板バイアス効果を含んだ閾値電圧分だけ
高くした電圧レベルに設定した場合に最大となる。
【００４２】この時のワード線電位Ｖ（ＷＬ）は、電源
電圧（セル供給電圧レベル）をＶＣＣ、ＮＭＯＳ28及び
ＮＭＯＳ29の基板バイアス効果を含んだ閾値をＶthwと
すれば、次式(1)で表される。
電圧（セル供給電圧レベル）をＶＣＣ、ＮＭＯＳ28及び
ＮＭＯＳ29の基板バイアス効果を含んだ閾値をＶthwと
すれば、次式(1)で表される。
【００４３】 Ｖ（ＷＬ）＝ＶＣＣ＋Ｖthw …(1)
【００４４】言い換えれば、ワード線Ｈighレベルをこ
のＶ（ＷＬ）に設定した場合に、理論的には最も低い電
源電圧ＶＣＣにおける動作が実現される。
のＶ（ＷＬ）に設定した場合に、理論的には最も低い電
源電圧ＶＣＣにおける動作が実現される。
【００４５】なお、ＴＦＴ型メモリセルを用いた場合に
は、図６の高抵抗セル23における抵抗Ｒ１、Ｒ２を、Ｐ
チャネル型薄膜トランジスタ（ＴＦＴ）で置き換えた構
成とされ、その低電圧動作実現のための手法は、上記し
た高抵抗セルを用いた場合と全く同様である。
は、図６の高抵抗セル23における抵抗Ｒ１、Ｒ２を、Ｐ
チャネル型薄膜トランジスタ（ＴＦＴ）で置き換えた構
成とされ、その低電圧動作実現のための手法は、上記し
た高抵抗セルを用いた場合と全く同様である。
【００４６】また、図４及び図５に示したＢｉＣＭＯ
Ｓ、及びＢｉＮＭＯＳ論理ゲートは、一般的な論理回路
に適用可能であるが、例えば上記した高抵抗セル又はＴ
ＦＴセルを用いた大規模高速ＳＲＡＭのデコーダ回路等
にも適用できることは勿論である。この場合、ＳＲＡＭ
でも、特に超高速性能が得られるＢｉＣＭＯＳ ＳＲＡ
Ｍが構成される。
Ｓ、及びＢｉＮＭＯＳ論理ゲートは、一般的な論理回路
に適用可能であるが、例えば上記した高抵抗セル又はＴ
ＦＴセルを用いた大規模高速ＳＲＡＭのデコーダ回路等
にも適用できることは勿論である。この場合、ＳＲＡＭ
でも、特に超高速性能が得られるＢｉＣＭＯＳ ＳＲＡ
Ｍが構成される。
【００４７】
【発明が解決しようとする課題】以上説明したように、
ＢｉＣＭＯＳ論理ゲートのプルアップ用バイポーラのベ
ースをＶＣＣから0.6Ｖ程度、また高抵抗もしくはＴＦ
Ｔメモリセルのワード線のＨighレベルＶ（ＷＬ）をＶ
ＣＣ＋Ｖthwに内部昇圧すれば、両者の低電圧動作が確
保されることが知られている。
ＢｉＣＭＯＳ論理ゲートのプルアップ用バイポーラのベ
ースをＶＣＣから0.6Ｖ程度、また高抵抗もしくはＴＦ
Ｔメモリセルのワード線のＨighレベルＶ（ＷＬ）をＶ
ＣＣ＋Ｖthwに内部昇圧すれば、両者の低電圧動作が確
保されることが知られている。
【００４８】しかしながら、これらの最適な内部昇圧電
圧を実際に決定し、また内部昇圧電圧を制御して供給す
る具体的な手段（構成）は、これまでに知られていなか
った。すなわち、従来の方法はその提案のみでしかな
く、最適な内部昇圧電圧の制御を実際に実現した構成例
は無かった。
圧を実際に決定し、また内部昇圧電圧を制御して供給す
る具体的な手段（構成）は、これまでに知られていなか
った。すなわち、従来の方法はその提案のみでしかな
く、最適な内部昇圧電圧の制御を実際に実現した構成例
は無かった。
【００４９】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的とするところは、低電圧動作
を実現するためのＢｉＣＭＯＳ回路または高抵抗セルも
しくはＴＦＴメモリセルを具備した半導体装置におい
て、それぞれの最適な昇圧電圧を決定し、またそれを制
御して供給するようにした構成を実現することにある。
すなわち、本発明は、ＢｉＣＭＯＳ回路においてはその
最適な昇圧電位（ＶＣＨＧＢ）を発生する内部昇圧電位
発生回路を、またＳＲＡＭにおいては最適な昇圧電圧
（ＶＣＨＧＷ）を発生する内部昇圧電位発生回路を提供
することにある。
れたものであり、その目的とするところは、低電圧動作
を実現するためのＢｉＣＭＯＳ回路または高抵抗セルも
しくはＴＦＴメモリセルを具備した半導体装置におい
て、それぞれの最適な昇圧電圧を決定し、またそれを制
御して供給するようにした構成を実現することにある。
すなわち、本発明は、ＢｉＣＭＯＳ回路においてはその
最適な昇圧電位（ＶＣＨＧＢ）を発生する内部昇圧電位
発生回路を、またＳＲＡＭにおいては最適な昇圧電圧
（ＶＣＨＧＷ）を発生する内部昇圧電位発生回路を提供
することにある。
【００５０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＭＯＳトランジスタで論理回路を構成し
該論理回路の出力を出力段のバイポーラトランジスタに
入力し該バイポーラトランジスタから出力を取り出すよ
うにした半導体装置において、前記バイポーラトランジ
スタに供給される第１の高電位側電源の電位よりも高い
電位を前記ＭＯＳトランジスタの第２の高電位側電源と
して供給する昇圧電位発生手段を備え、前記昇圧電位発
生手段が、前記第２の高電位側電源の電位から所定の電
位降下した電位と前記第２の高電位側電源の電位とを比
較する差動増幅手段を含み、前記差動増幅手段の出力に
基づきチャージポンプ回路を帰還制御して前記第２の高
電位側電源の電位を前記第１の高電位側電源よりも前記
所定の電位分高く保つように制御することを特徴とする
半導体装置を提供する。
め、本発明は、ＭＯＳトランジスタで論理回路を構成し
該論理回路の出力を出力段のバイポーラトランジスタに
入力し該バイポーラトランジスタから出力を取り出すよ
うにした半導体装置において、前記バイポーラトランジ
スタに供給される第１の高電位側電源の電位よりも高い
電位を前記ＭＯＳトランジスタの第２の高電位側電源と
して供給する昇圧電位発生手段を備え、前記昇圧電位発
生手段が、前記第２の高電位側電源の電位から所定の電
位降下した電位と前記第２の高電位側電源の電位とを比
較する差動増幅手段を含み、前記差動増幅手段の出力に
基づきチャージポンプ回路を帰還制御して前記第２の高
電位側電源の電位を前記第１の高電位側電源よりも前記
所定の電位分高く保つように制御することを特徴とする
半導体装置を提供する。
【００５１】本発明においては、好ましくは、前記所定
の電位が、前記出力段のバイポーラトランジスタが飽和
する直前のベース・コレクタ間電圧に略等しくなるよう
に制御されることを特徴とする。
の電位が、前記出力段のバイポーラトランジスタが飽和
する直前のベース・コレクタ間電圧に略等しくなるよう
に制御されることを特徴とする。
【００５２】また、本発明においては、好ましくは、前
記昇圧電位発生手段が、前記第２の高電位側電源と、前
記差動増幅手段の一の入力端との間にダイオード型接続
形態に挿入された、前記出力段のバイポーラトランジス
タと同型の第２のバイポーラトランジスタを備え、前記
第２の高電位側電源線側から前記第２のバイポーラトラ
ンジスタを介して定電流源より所定の電流を流すように
したことを特徴とする。
記昇圧電位発生手段が、前記第２の高電位側電源と、前
記差動増幅手段の一の入力端との間にダイオード型接続
形態に挿入された、前記出力段のバイポーラトランジス
タと同型の第２のバイポーラトランジスタを備え、前記
第２の高電位側電源線側から前記第２のバイポーラトラ
ンジスタを介して定電流源より所定の電流を流すように
したことを特徴とする。
【００５３】本発明は、コレクタを外部より供給される
第１の高電位側電源に接続し、エミッタを出力端子に接
続した第１のＮＰＮバイポーラトランジスタと、コレク
タを前記出力端子に接続し、エミッタを低電位側電源に
接続した第２のＮＰＮバイポーラトランジスタと、から
なるプッシュプル型バッファと、前記第１及び第２のＮ
ＰＮバイポーラトランジスタのベースを駆動する複数の
ＭＯＳトランジスタと、前記第１の高電位側電源よりも
高い電位の昇圧電位を第２の高電位側電源として発生す
る内部昇圧電位発生回路と、を備え、該内部昇圧電位発
生回路により供給される前記第２の高電位側電源に、前
記第１のＮＰＮバイポーラトランジスタのベースを充電
及び駆動するＭＯＳトランジスタのソースまたはドレイ
ン端子を接続してなるＢｉＣＭＯＳ半導体集積回路であ
って、前記内部昇圧電位発生回路が、アノードを前記第
２の高電位側電源に接続し、且つカソードを定電流源を
介し低電位側電源に接続してなるＰＮダイオードと、前
記第１の高電位側電源と前記ＰＮダイオードのカソード
とが差動入力端にそれぞれ接続されてなる差動アンプ
と、を少なくとも備え、前記差動アンプの出力結果によ
りパルスをスイッチングしてコンデンサの充電を行い前
記内部昇圧電位を発生する手段を帰還制御することを特
徴とする半導体装置を提供する。
第１の高電位側電源に接続し、エミッタを出力端子に接
続した第１のＮＰＮバイポーラトランジスタと、コレク
タを前記出力端子に接続し、エミッタを低電位側電源に
接続した第２のＮＰＮバイポーラトランジスタと、から
なるプッシュプル型バッファと、前記第１及び第２のＮ
ＰＮバイポーラトランジスタのベースを駆動する複数の
ＭＯＳトランジスタと、前記第１の高電位側電源よりも
高い電位の昇圧電位を第２の高電位側電源として発生す
る内部昇圧電位発生回路と、を備え、該内部昇圧電位発
生回路により供給される前記第２の高電位側電源に、前
記第１のＮＰＮバイポーラトランジスタのベースを充電
及び駆動するＭＯＳトランジスタのソースまたはドレイ
ン端子を接続してなるＢｉＣＭＯＳ半導体集積回路であ
って、前記内部昇圧電位発生回路が、アノードを前記第
２の高電位側電源に接続し、且つカソードを定電流源を
介し低電位側電源に接続してなるＰＮダイオードと、前
記第１の高電位側電源と前記ＰＮダイオードのカソード
とが差動入力端にそれぞれ接続されてなる差動アンプ
と、を少なくとも備え、前記差動アンプの出力結果によ
りパルスをスイッチングしてコンデンサの充電を行い前
記内部昇圧電位を発生する手段を帰還制御することを特
徴とする半導体装置を提供する。
【００５４】また、本発明は、コレクタを外部より供給
される第１の高電位側電源に接続し、エミッタを出力端
子に接続したＮＰＮバイポーラトランジスタと、一又は
複数のＭＯＳトランジスタのソース端子とドレイン端子
をそれぞれ直列形態又は並列形態に前記出力端子と低電
位側電源との間に接続してなる負荷駆動回路と、前記Ｎ
ＰＮバイポーラトランジスタのベースを駆動する複数の
ＭＯＳトランジスタと、前記第１の高電位側電源よりも
高い内部昇圧電位を第２の高電位側電源として発生する
内部昇圧電位発生回路と、を備え、該内部昇圧電位発生
回路により供給される前記第２の高電位側電源に前記Ｎ
ＰＮバイポーラトランジスタのベースを充電及び駆動す
るＭＯＳトランジスタのソース又はドレイン端子を接続
してなるＢｉＮＭＯＳ半導体集積回路であって、前記内
部昇圧電位発生回路が、アノードを前記第２の高電位側
電源に接続し、且つカソードを定電流源を介し低電位側
電源に接続してなるＰＮダイオードと、前記第１の高電
位側電源と前記ＰＮダイオードのカソードとが差動入力
端にそれぞれ接続されてなる差動アンプと、を少なくと
も備え、前記差動アンプの出力結果によりパルスをスイ
ッチングしてコンデンサの充電を行い前記内部昇圧電位
を発生する手段を帰還制御することを特徴とする半導体
装置を提供する。
される第１の高電位側電源に接続し、エミッタを出力端
子に接続したＮＰＮバイポーラトランジスタと、一又は
複数のＭＯＳトランジスタのソース端子とドレイン端子
をそれぞれ直列形態又は並列形態に前記出力端子と低電
位側電源との間に接続してなる負荷駆動回路と、前記Ｎ
ＰＮバイポーラトランジスタのベースを駆動する複数の
ＭＯＳトランジスタと、前記第１の高電位側電源よりも
高い内部昇圧電位を第２の高電位側電源として発生する
内部昇圧電位発生回路と、を備え、該内部昇圧電位発生
回路により供給される前記第２の高電位側電源に前記Ｎ
ＰＮバイポーラトランジスタのベースを充電及び駆動す
るＭＯＳトランジスタのソース又はドレイン端子を接続
してなるＢｉＮＭＯＳ半導体集積回路であって、前記内
部昇圧電位発生回路が、アノードを前記第２の高電位側
電源に接続し、且つカソードを定電流源を介し低電位側
電源に接続してなるＰＮダイオードと、前記第１の高電
位側電源と前記ＰＮダイオードのカソードとが差動入力
端にそれぞれ接続されてなる差動アンプと、を少なくと
も備え、前記差動アンプの出力結果によりパルスをスイ
ッチングしてコンデンサの充電を行い前記内部昇圧電位
を発生する手段を帰還制御することを特徴とする半導体
装置を提供する。
【００５５】
【作用】本発明に係るＢｉＣＭＯＳ、及びＢｉＮＭＯＳ
用の内部昇圧電位発生回路においては、バイポーラトラ
ンジスタの飽和動作の物理的要因であるベース・コレク
タ間の順方向電流を参照する構成をとる。また、ＳＲＡ
Ｍメモリセル用内部昇圧電位発生回路では、ソースがＶ
ＣＣに接地されたアクセストランジスタの基板効果を含
む閾値電圧を参照する構成とされ、所望の昇圧電圧を精
度良く決定し、決定された電圧と実際に得られている昇
圧電圧とを比較し、この比較結果に基づきチャージポン
プ回路を制御することにより、高精度な最適昇圧電圧の
発生を可能としている。
用の内部昇圧電位発生回路においては、バイポーラトラ
ンジスタの飽和動作の物理的要因であるベース・コレク
タ間の順方向電流を参照する構成をとる。また、ＳＲＡ
Ｍメモリセル用内部昇圧電位発生回路では、ソースがＶ
ＣＣに接地されたアクセストランジスタの基板効果を含
む閾値電圧を参照する構成とされ、所望の昇圧電圧を精
度良く決定し、決定された電圧と実際に得られている昇
圧電圧とを比較し、この比較結果に基づきチャージポン
プ回路を制御することにより、高精度な最適昇圧電圧の
発生を可能としている。
【００５６】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【００５７】
【実施形態１】図１には、本発明の第１の実施形態の構
成を示す図である。図１は、図４及び図５に示した、前
記従来例の低電圧動作を可能とするＢｉＣＭＯＳ回路、
及びＢｉＮＭＯＳ回路における、内部昇圧電位発生回路
16を実現する構成を説明するための図である。
成を示す図である。図１は、図４及び図５に示した、前
記従来例の低電圧動作を可能とするＢｉＣＭＯＳ回路、
及びＢｉＮＭＯＳ回路における、内部昇圧電位発生回路
16を実現する構成を説明するための図である。
【００５８】本実施形態によれば、まずＢｉＣＭＯＳ、
及びＢｉＮＭＯＳ回路を高速に動作させる最適な昇圧電
位の値が決定され、これと実際に得られている昇圧電位
ＶＣＨＧＢ11との差を検出し、その比較結果を出力す
る。
及びＢｉＮＭＯＳ回路を高速に動作させる最適な昇圧電
位の値が決定され、これと実際に得られている昇圧電位
ＶＣＨＧＢ11との差を検出し、その比較結果を出力す
る。
【００５９】図１を参照して、ＢｉＣＭＯＳ又はＢｉＮ
ＭＯＳ論理ゲートを製造する場合と同一プロセスを用い
て製造される、バイポーラトランジスタからなる検出素
子41のベースとエミッタとは昇圧電源線ＶＣＨＧＢ11に
接続され、またバイポーラトランジスタ41のコレクタに
接続されるノード61とＧＮＤ４との間には定電流源42が
接続されている。
ＭＯＳ論理ゲートを製造する場合と同一プロセスを用い
て製造される、バイポーラトランジスタからなる検出素
子41のベースとエミッタとは昇圧電源線ＶＣＨＧＢ11に
接続され、またバイポーラトランジスタ41のコレクタに
接続されるノード61とＧＮＤ４との間には定電流源42が
接続されている。
【００６０】差動アンプ43は、その一の入力端がＶＣＣ
３に接続され、他の入力端はバイポーラトランジスタ
（検出素子）41のコレクタと定電流源42との接続点であ
るノード61に接続されている。
３に接続され、他の入力端はバイポーラトランジスタ
（検出素子）41のコレクタと定電流源42との接続点であ
るノード61に接続されている。
【００６１】ここで、改めて図４及び図５に示した前記
従来例に戻り、最適な昇圧電位がＶＣＣ＋0.6Ｖ程度と
なった要因を考察する。
従来例に戻り、最適な昇圧電位がＶＣＣ＋0.6Ｖ程度と
なった要因を考察する。
【００６２】昇圧電位ＶＣＨＧＢ11がＶＣＣ＋0.6Ｖよ
り低い場合は、ＢｉＣＭＯＳ及びＢｉＮＭＯＳゲートの
論理出力がＶＣＣから低減し、次段を駆動する電圧振幅
が小さくなる。従って、昇圧電圧ＶＣＨＧＢ11は可能な
限り高くすることが望ましい。
り低い場合は、ＢｉＣＭＯＳ及びＢｉＮＭＯＳゲートの
論理出力がＶＣＣから低減し、次段を駆動する電圧振幅
が小さくなる。従って、昇圧電圧ＶＣＨＧＢ11は可能な
限り高くすることが望ましい。
【００６３】しかしながら、昇圧電圧ＶＣＨＧＢ11をＶ
ＣＣ＋0.6Ｖから高くし過ぎると、第１のバイポーラト
ランジスタ５または12の飽和により速度が低下し、最終
的には論理動作不能となる。
ＣＣ＋0.6Ｖから高くし過ぎると、第１のバイポーラト
ランジスタ５または12の飽和により速度が低下し、最終
的には論理動作不能となる。
【００６４】この飽和現象を考察すると、通常の動作モ
ードでは逆バイアスとされるバイポーラトランジスタ５
または12のベース・コレクタ間が順バイアスとなり、ベ
ースからコレクタ方向へ電流の注入が生じることが飽和
現象であることが分かる。
ードでは逆バイアスとされるバイポーラトランジスタ５
または12のベース・コレクタ間が順バイアスとなり、ベ
ースからコレクタ方向へ電流の注入が生じることが飽和
現象であることが分かる。
【００６５】このため、最適な昇圧電位ＶＣＣ＋0.6Ｖ
は、言い換えれば、第１のバイポーラトランジスタ５ま
たは12のベースからコレクタへの電流注入が顕著になる
直前の電位であることが考察される。
は、言い換えれば、第１のバイポーラトランジスタ５ま
たは12のベースからコレクタへの電流注入が顕著になる
直前の電位であることが考察される。
【００６６】従って、図１に示す本実施形態において、
昇圧電圧ＶＣＨＧＢ11にベースが接続されたバイポーラ
トランジスタ（検出素子）41のベースからコレクタへ流
入する電流値、すなわち定電流源42の電流値を、この飽
和現象が生じる直前の電流値に設定する。
昇圧電圧ＶＣＨＧＢ11にベースが接続されたバイポーラ
トランジスタ（検出素子）41のベースからコレクタへ流
入する電流値、すなわち定電流源42の電流値を、この飽
和現象が生じる直前の電流値に設定する。
【００６７】これにより、バイポーラトランジスタ41の
ベース・コレクタ間電圧は0.6Ｖ程度に設定され、ノー
ド61の電位はＶＣＨＧＢ−0.6Ｖとなる。
ベース・コレクタ間電圧は0.6Ｖ程度に設定され、ノー
ド61の電位はＶＣＨＧＢ−0.6Ｖとなる。
【００６８】従って、差動アンプ43の差動入力端の電位
は、それぞれＶＣＨＧＢ−0.6ＶとＶＣＣとなり（従っ
て、入力端電位の差分はＶＣＨＧＢ−0.6Ｖ−ＶＣ
Ｃ）、これは差動アンプ43において、昇圧電圧ＶＣＨＧ
Ｂと、最適昇圧電位であるＶＣＣ＋0.6Ｖとを比較する
ことと等価となる。
は、それぞれＶＣＨＧＢ−0.6ＶとＶＣＣとなり（従っ
て、入力端電位の差分はＶＣＨＧＢ−0.6Ｖ−ＶＣ
Ｃ）、これは差動アンプ43において、昇圧電圧ＶＣＨＧ
Ｂと、最適昇圧電位であるＶＣＣ＋0.6Ｖとを比較する
ことと等価となる。
【００６９】以上より、差動アンプ43の出力端が接続さ
れた比較結果出力端子44は、最適昇圧電圧と、実際に得
られているＶＣＨＧＢ11と、の差分に応じたアナログ出
力を発生する。具体的には、ＶＣＨＧＢ11が最適値より
高ければ、比較結果出力端子44には平衡出力電位から低
下した出力が得られ、ＶＣＨＧＢ11が最適値より低けれ
ば、平衡出力電位から上昇した出力が得られる。また、
それらの平衡出力電位からの変位の絶対値は、ＶＣＨＧ
Ｂ11と最適昇圧電位との差分の絶対値に近似的に比例す
る。
れた比較結果出力端子44は、最適昇圧電圧と、実際に得
られているＶＣＨＧＢ11と、の差分に応じたアナログ出
力を発生する。具体的には、ＶＣＨＧＢ11が最適値より
高ければ、比較結果出力端子44には平衡出力電位から低
下した出力が得られ、ＶＣＨＧＢ11が最適値より低けれ
ば、平衡出力電位から上昇した出力が得られる。また、
それらの平衡出力電位からの変位の絶対値は、ＶＣＨＧ
Ｂ11と最適昇圧電位との差分の絶対値に近似的に比例す
る。
【００７０】なお、本実施形態では、簡単のため、検出
素子41として、バイポーラトランジスタを用いたが、本
発明の本質とするところは、ＢｉＣＭＯＳ、及びＢｉＮ
ＭＯＳを構成するバイポーラトランジスタのベース・コ
レクタ間の電気的特性をレプリカ（複製）的に検出素子
として用いることにある。
素子41として、バイポーラトランジスタを用いたが、本
発明の本質とするところは、ＢｉＣＭＯＳ、及びＢｉＮ
ＭＯＳを構成するバイポーラトランジスタのベース・コ
レクタ間の電気的特性をレプリカ（複製）的に検出素子
として用いることにある。
【００７１】従って、検出素子41としては、バイポーラ
トランジスタそのものではなく、バイポーラトランジス
タの製造工程から、エミッタの形成工程を除外した、ベ
ース・コレクタ形成プロセスのみを適用したＰＮダイオ
ードを用いることも可能である。この場合、余分なエミ
ッタを形成するための面積が不要となり、低面積化が図
れるという利点が生じる。
トランジスタそのものではなく、バイポーラトランジス
タの製造工程から、エミッタの形成工程を除外した、ベ
ース・コレクタ形成プロセスのみを適用したＰＮダイオ
ードを用いることも可能である。この場合、余分なエミ
ッタを形成するための面積が不要となり、低面積化が図
れるという利点が生じる。
【００７２】
【実施形態２】図２は、本発明の第２の実施形態の構成
を示す図である。より詳細には、図２は、図６に示した
前記従来例の低電圧動作を可能とする高抵抗セルもしく
はＴＦＴセルを用いたＳＲＡＭ回路における、内部昇圧
電位発生回路30を実現する構成を説明するための図であ
る。
を示す図である。より詳細には、図２は、図６に示した
前記従来例の低電圧動作を可能とする高抵抗セルもしく
はＴＦＴセルを用いたＳＲＡＭ回路における、内部昇圧
電位発生回路30を実現する構成を説明するための図であ
る。
【００７３】本実施形態回路によれば、まずメモリセル
のスタティックノイズマージンを最大とする最適な昇圧
電位の値が決定され、これと実際に得られている昇圧電
位ＶＣＨＧＷ25との差を検出し、その比較結果を出力す
る。
のスタティックノイズマージンを最大とする最適な昇圧
電位の値が決定され、これと実際に得られている昇圧電
位ＶＣＨＧＷ25との差を検出し、その比較結果を出力す
る。
【００７４】図２において、メモリセルのアクセストラ
ンジスタＮＭＯＳ28、ＮＭＯＳ29（図６参照）を製造す
る場合と同一プロセスを用い製造されたＮＭＯＳトラン
ジスタを検出素子45として用い、ＮＭＯＳトランジスタ
45のゲートおよびドレインは昇圧電源線ＶＣＨＧＷ25に
接続され、そのソースに接続されたノード62とＧＮＤ４
と間に定電流源46が接続されている。
ンジスタＮＭＯＳ28、ＮＭＯＳ29（図６参照）を製造す
る場合と同一プロセスを用い製造されたＮＭＯＳトラン
ジスタを検出素子45として用い、ＮＭＯＳトランジスタ
45のゲートおよびドレインは昇圧電源線ＶＣＨＧＷ25に
接続され、そのソースに接続されたノード62とＧＮＤ４
と間に定電流源46が接続されている。
【００７５】差動アンプ47の一の入力端はＶＣＣ３に接
続され、他の入力端は、ＮＭＯＳトランジスタ45のソー
スと定電流源46との接続点であるノード62に接続されて
いる。
続され、他の入力端は、ＮＭＯＳトランジスタ45のソー
スと定電流源46との接続点であるノード62に接続されて
いる。
【００７６】ここで、改めて図６に示した前記従来例に
戻ると、最適なＨighレベルのワード線電位が上式(1)で
与えられ、従って最適な昇圧電位ＶＣＨＧＷ25が、アク
セストランジスタＮＭＯＳ28、29の基板バイアス効果を
含むＶthwとＶＣＣとの和の近傍に設定する必要があ
る。
戻ると、最適なＨighレベルのワード線電位が上式(1)で
与えられ、従って最適な昇圧電位ＶＣＨＧＷ25が、アク
セストランジスタＮＭＯＳ28、29の基板バイアス効果を
含むＶthwとＶＣＣとの和の近傍に設定する必要があ
る。
【００７７】図２を参照して、本発明実施形態では、Ｖ
ＣＨＧＷ25にゲート及びドレインが接続されたＮＭＯＳ
トランジスタからなる検出素子45のドレインからソース
へ流入する電流値、すなわち定電流源46の電流値を適当
に選び、ＮＭＯＳトランジスタ45のゲート・ソース間電
圧がＶthw程度となるよう設定する。
ＣＨＧＷ25にゲート及びドレインが接続されたＮＭＯＳ
トランジスタからなる検出素子45のドレインからソース
へ流入する電流値、すなわち定電流源46の電流値を適当
に選び、ＮＭＯＳトランジスタ45のゲート・ソース間電
圧がＶthw程度となるよう設定する。
【００７８】これにより、ノード62の電位はＶＣＨＧＷ
−Ｖthwとなる。
−Ｖthwとなる。
【００７９】従って、差動アンプ47の差動入力端の電位
は、それぞれＶＣＨＧＷ−ＶthwとＶＣＣとなり、これ
はＶＣＨＧＷ25と最適昇圧電位であるＶＣＣ＋Ｖthwの
比較と等価になる。
は、それぞれＶＣＨＧＷ−ＶthwとＶＣＣとなり、これ
はＶＣＨＧＷ25と最適昇圧電位であるＶＣＣ＋Ｖthwの
比較と等価になる。
【００８０】以上より、差動アンプ47の出力端が接続さ
れた比較結果出力端子48は、最適昇圧電位と実際に得ら
れているＶＣＨＧＷ25との差分に応じたアナログ出力を
発生する。具体的には、ＶＣＨＧＷ25が最適値より高け
れば、比較結果出力端子48には平衡出力電位から低下し
た出力が得られ、ＶＣＨＧＷ25が最適値より低ければ、
平衡出力電位から上昇した出力が得られる。また、それ
らの平衡出力電位からの変位の絶対値は、ＶＣＨＧＷ25
と最適昇圧電位の差異の絶対値に近似的には比例する。
れた比較結果出力端子48は、最適昇圧電位と実際に得ら
れているＶＣＨＧＷ25との差分に応じたアナログ出力を
発生する。具体的には、ＶＣＨＧＷ25が最適値より高け
れば、比較結果出力端子48には平衡出力電位から低下し
た出力が得られ、ＶＣＨＧＷ25が最適値より低ければ、
平衡出力電位から上昇した出力が得られる。また、それ
らの平衡出力電位からの変位の絶対値は、ＶＣＨＧＷ25
と最適昇圧電位の差異の絶対値に近似的には比例する。
【００８１】以上、上記第１、第２の実施形態により、
ＢｉＣＭＯＳ、ＢｉＮＭＯＳ用、及び高抵抗メモリセ
ル、ＴＦＴメモリセル用のそれぞれに対し、実際に得ら
れた昇圧電位と最適昇圧電位間の変位に応じた出力電圧
が得られることになる。
ＢｉＣＭＯＳ、ＢｉＮＭＯＳ用、及び高抵抗メモリセ
ル、ＴＦＴメモリセル用のそれぞれに対し、実際に得ら
れた昇圧電位と最適昇圧電位間の変位に応じた出力電圧
が得られることになる。
【００８２】
【実施形態３】上記第１、又は第２の実施形態に従う回
路構成を用い、最適な昇圧電位をフィードバック制御す
るための回路構成を実現するには、例えば図３に示す回
路をそれぞれに適用すればよい。
路構成を用い、最適な昇圧電位をフィードバック制御す
るための回路構成を実現するには、例えば図３に示す回
路をそれぞれに適用すればよい。
【００８３】図３では、ＮＭＯＳ53、54およびＰＭＯＳ
51、52によりカレントミラー回路が構成されている。
51、52によりカレントミラー回路が構成されている。
【００８４】カレントミラー回路を構成するＮＭＯＳ5
3、54のゲートが比較結果入力端子50、に接続され、図
１又は図２に示した前記第１又は第２の実施形態におけ
る比較結果出力端子44又は48の電圧がゲート電圧として
入力される。
3、54のゲートが比較結果入力端子50、に接続され、図
１又は図２に示した前記第１又は第２の実施形態におけ
る比較結果出力端子44又は48の電圧がゲート電圧として
入力される。
【００８５】ＰＭＯＳ52のドレインはインバータ列高電
位線55に接続され、またＮＭＯＳ54のドレインはインバ
ータ列低電位線56に接続される。カレントミラー回路を
構成するＰＭＯＳ51、52によりＮＭＯＳ53のドレイン電
流と同一電流値の電流が折り返えされてＰＭＯＳ52のド
レインからインバータ列高電位線55に供給されている。
位線55に接続され、またＮＭＯＳ54のドレインはインバ
ータ列低電位線56に接続される。カレントミラー回路を
構成するＰＭＯＳ51、52によりＮＭＯＳ53のドレイン電
流と同一電流値の電流が折り返えされてＰＭＯＳ52のド
レインからインバータ列高電位線55に供給されている。
【００８６】インバータ列高電位線55およびインバータ
列低電位線56には、奇数段のインバータ57が接続され
る。
列低電位線56には、奇数段のインバータ57が接続され
る。
【００８７】インバータはごく一般に用いられるよう
に、ＰＭＯＳ59およびＮＭＯＳ60を電源間に直列形態に
接続してなるＣＭＯＳ型インバータ回路で構成される。
に、ＰＭＯＳ59およびＮＭＯＳ60を電源間に直列形態に
接続してなるＣＭＯＳ型インバータ回路で構成される。
【００８８】この奇数段のインバータ列は、最終段出力
を初段入力としたリング状に接続され、いわゆるＣＭＯ
Ｓリング発振器64を構成する。
を初段入力としたリング状に接続され、いわゆるＣＭＯ
Ｓリング発振器64を構成する。
【００８９】このリング発振器64の内部ノードの一つを
ポンピングパルス出力端子58とする。
ポンピングパルス出力端子58とする。
【００９０】図３の回路構成では、比較結果入力端子50
に印加される電圧に応じ、カレントミラー回路の電流値
が変調を受け、これを電流源として発振するリング発振
器64の発振周波数が変調を受ける。
に印加される電圧に応じ、カレントミラー回路の電流値
が変調を受け、これを電流源として発振するリング発振
器64の発振周波数が変調を受ける。
【００９１】例えば比較結果入力端子50の電圧を増加さ
せれば、ポンピングパルス出力端子58の発振周波数は増
加し、またこれを減少させれば発振周波数は減少する。
せれば、ポンピングパルス出力端子58の発振周波数は増
加し、またこれを減少させれば発振周波数は減少する。
【００９２】さらに、このポンピングパルス出力端子を
チャージポンプ回路63に入力する。チャージポンプ回路
63は、ポンピングパルス出力端子58の発振信号を用い、
不図示のコンデンサの充電回路をスイッチングすること
により、外部から供給される電源電圧ＶＣＣ３以上の内
部昇圧電位を発生するものである。なお、チャージポン
プ回路63の具体的構成は、前記従来技術で参照した特願
平6-78297、特開平5-120882号公報等に記載されてお
り、またそれ以外にも、例えば特開平4-162560号公報等
に記載されるような回路構成を用いればよく、その技術
は公知なものであるから、説明は省略する。
チャージポンプ回路63に入力する。チャージポンプ回路
63は、ポンピングパルス出力端子58の発振信号を用い、
不図示のコンデンサの充電回路をスイッチングすること
により、外部から供給される電源電圧ＶＣＣ３以上の内
部昇圧電位を発生するものである。なお、チャージポン
プ回路63の具体的構成は、前記従来技術で参照した特願
平6-78297、特開平5-120882号公報等に記載されてお
り、またそれ以外にも、例えば特開平4-162560号公報等
に記載されるような回路構成を用いればよく、その技術
は公知なものであるから、説明は省略する。
【００９３】図１及び図３に示す回路を組み合わせた構
成とすることにより、ＢｉＣＭＯＳ、ＢｉＮＭＯＳゲー
ト用昇圧電位ＶＣＨＧＢ11が発生される。
成とすることにより、ＢｉＣＭＯＳ、ＢｉＮＭＯＳゲー
ト用昇圧電位ＶＣＨＧＢ11が発生される。
【００９４】また、図２及び図３に示す回路を組み合わ
せることにより、ＳＲＡＭメモリセル用昇圧電位ＶＣＨ
ＧＷ25が発生される。
せることにより、ＳＲＡＭメモリセル用昇圧電位ＶＣＨ
ＧＷ25が発生される。
【００９５】以上説明したように、本発明の好適な実施
形態においては、チャージポンプ回路63で発生された実
際のＶＣＨＧＢ11、ＶＣＨＧＷ25と、図１及び図２の回
路においてそれぞれの最適昇圧電位との差を検出し、図
３に示すような回路構成によりチャージポンプ回路63を
駆動するポンピングパルス出力端子58における発振周波
数をフィードバック制御することにより、最終的に所望
の昇圧電位を得ることができる。
形態においては、チャージポンプ回路63で発生された実
際のＶＣＨＧＢ11、ＶＣＨＧＷ25と、図１及び図２の回
路においてそれぞれの最適昇圧電位との差を検出し、図
３に示すような回路構成によりチャージポンプ回路63を
駆動するポンピングパルス出力端子58における発振周波
数をフィードバック制御することにより、最終的に所望
の昇圧電位を得ることができる。
【００９６】また、この構成は、フィードバック制御方
式を用いているため、例えばＢｉＣＭＯＳゲート、もし
くはＳＲＡＭメモリセルにおいて、昇圧電位から供給さ
れる負荷消費電流が変動し、昇圧電位が若干最適値から
変動しても、速やかにフィードバック制御によりその変
動を無くする方向に修正が加えられる。
式を用いているため、例えばＢｉＣＭＯＳゲート、もし
くはＳＲＡＭメモリセルにおいて、昇圧電位から供給さ
れる負荷消費電流が変動し、昇圧電位が若干最適値から
変動しても、速やかにフィードバック制御によりその変
動を無くする方向に修正が加えられる。
【００９７】上記実施形態を適用することにより、Ｂｉ
ＣＭＯＳ、ＢｉＮＭＯＳおよびＳＲＡＭ用高抵抗セル、
ＴＦＴセルの最適昇圧電圧の発生が可能となり、これら
回路を例えば1.5Ｖ程度までの低電圧で動作させること
が可能となった。
ＣＭＯＳ、ＢｉＮＭＯＳおよびＳＲＡＭ用高抵抗セル、
ＴＦＴセルの最適昇圧電圧の発生が可能となり、これら
回路を例えば1.5Ｖ程度までの低電圧で動作させること
が可能となった。
【００９８】また、図３に示した、リング発振器の周波
数を変調し昇圧電位を制御するという回路構成は、あく
まで本発明の実施の形態を説明するためのものに過ぎ
ず、本発明はかかる構成にのみ限定されるものでないこ
とは勿論である。
数を変調し昇圧電位を制御するという回路構成は、あく
まで本発明の実施の形態を説明するためのものに過ぎ
ず、本発明はかかる構成にのみ限定されるものでないこ
とは勿論である。
【００９９】また、図３に示した構成を用いず、図１又
は図２に示す回路の出力である比較結果出力に応じ、前
記従来例すなわち特開平5-120882号公報に記載されるよ
うに、単純にチャージポンプ回路を駆動するリング発振
器の動作を止めるもしくは動作を行う等の制御を行なう
ようにすることも可能である。
は図２に示す回路の出力である比較結果出力に応じ、前
記従来例すなわち特開平5-120882号公報に記載されるよ
うに、単純にチャージポンプ回路を駆動するリング発振
器の動作を止めるもしくは動作を行う等の制御を行なう
ようにすることも可能である。
【０１００】
【発明の効果】以上詳細に説明した通り、本発明によれ
ば、これまで実現されていなかったＢｉＣＭＯＳ、Ｂｉ
ＮＭＯＳ及びＳＲＡＭ用高抵抗セル、ＴＦＴセルの最適
昇圧電圧の発生が可能となり、これら回路の1.5Ｖ程度
までの低電圧動作を可能としている。
ば、これまで実現されていなかったＢｉＣＭＯＳ、Ｂｉ
ＮＭＯＳ及びＳＲＡＭ用高抵抗セル、ＴＦＴセルの最適
昇圧電圧の発生が可能となり、これら回路の1.5Ｖ程度
までの低電圧動作を可能としている。
【図１】本発明の一実施形態に係る、ＢｉＣＭＯＳ、Ｂ
ｉＮＭＯＳゲート用内部昇圧電位発生回路の回路構成を
説明するための図である。
ｉＮＭＯＳゲート用内部昇圧電位発生回路の回路構成を
説明するための図である。
【図２】本発明に第２の実施形態に係るＳＲＡＭ用高抵
抗セル又はＴＦＴセル用内部昇圧電位発生回路の回路構
成を説明するための図である。
抗セル又はＴＦＴセル用内部昇圧電位発生回路の回路構
成を説明するための図である。
【図３】本発明の第３の実施形態としての内部昇圧電位
発生回路の回路構成を説明するための図である。
発生回路の回路構成を説明するための図である。
【図４】従来の、低電圧動作ＢｉＣＭＯＳゲートの回路
構成の一例を示す図である。
構成の一例を示す図である。
【図５】従来の、低電圧動作ＢｉＮＭＯＳゲートの回路
構成を示す図である。
構成を示す図である。
【図６】従来の、低電圧動作ＳＲＡＭ用高抵抗セルの構
成を示す図である。
成を示す図である。
１ 入力端子 ２ 出力端子 ３ 高電位側電源（ＶＣＣ） ４ 低電位側電源（ＧＮＤ） ５、12 第１のＮＰＮバイポーラ ６、14 第２のＮＰＮバイポーラ ７、13、51、52、59 ＰＭＯＳ ８、15 第１のＮＭＯＳ ９、15 第２のＮＭＯＳ 10 抵抗素子 11 昇圧電位（ＶＣＨＧＢ） 16、30 内部昇圧電位発生回路 21 第１のインバータ 22 第２のインバータ 23 セル 24 ワード線駆動バッファ 25 昇圧電位（ＶＣＨＧＷ） 26、27、28、29、53、54、60 ＮＭＯＳ 41、45 検出素子 42、46 低電流源 43、47 差動アンプ 44、48 比較結果出力端子 50 比較結果入力端子 55 インバータ列高電位側電源線 56 インバータ列低電位側電源線 57 インバータ 58 ポンピングパルス出力端子 61、62 ノード 63 チャージポンプ回路 64 リング発振器
Claims (10)
- 【請求項１】ＭＯＳトランジスタで論理回路を構成し該
論理回路の出力を出力段のバイポーラトランジスタに入
力し該バイポーラトランジスタから出力を取り出すよう
にした半導体装置において、 前記バイポーラトランジスタに供給される第１の高電位
側電源の電位よりも高い電位を前記ＭＯＳトランジスタ
の第２の高電位側電源として供給する昇圧電位発生手段
を備え、 前記昇圧電位発生手段が、前記第２の高電位側電源の電
位から所定の電位降下した電位と前記第２の高電位側電
源の電位とを比較する差動増幅手段を含み、 前記差動増幅手段の出力に基づきチャージポンプ回路を
帰還制御して前記第２の高電位側電源の電位を前記第１
の高電位側電源よりも前記所定の電位分高く保つように
制御することを特徴とする半導体装置。 - 【請求項２】前記所定の電位が、前記出力段のバイポー
ラトランジスタが飽和する直前のベース・コレクタ間電
圧に略等しくなるように制御されることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】前記昇圧電位発生手段が、前記第２の高電
位側電源と、前記差動増幅手段の一の入力端との間にダ
イオード型接続形態に挿入された、前記出力段のバイポ
ーラトランジスタと同型の第２のバイポーラトランジス
タを備え、前記第２の高電位側電源線側から前記第２の
バイポーラトランジスタを介して定電流源より所定の電
流を流すようにしたことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】コレクタを外部より供給される第１の高電
位側電源に接続し、エミッタを出力端子に接続した第１
のＮＰＮバイポーラトランジスタと、コレクタを前記出
力端子に接続し、エミッタを低電位側電源に接続した第
２のＮＰＮバイポーラトランジスタと、からなるプッシ
ュプル型バッファと、 前記第１及び第２のＮＰＮバイポーラトランジスタのベ
ースを駆動する複数のＭＯＳトランジスタと、 前記第１の高電位側電源よりも高い電位の昇圧電位を第
２の高電位側電源として発生する内部昇圧電位発生回路
と、 を備え、 該内部昇圧電位発生回路により供給される前記第２の高
電位側電源に、前記第１のＮＰＮバイポーラトランジス
タのベースを充電及び駆動するＭＯＳトランジスタのソ
ースまたはドレイン端子を接続してなるＢｉＣＭＯＳ半
導体集積回路であって、 前記内部昇圧電位発生回路が、 アノードを前記第２の高電位側電源に接続し、且つカソ
ードを定電流源を介し低電位側電源に接続してなるＰＮ
ダイオードと、 前記第１の高電位側電源と前記ＰＮダイオードのカソー
ドとが差動入力端にそれぞれ接続されてなる差動アンプ
と、 を少なくとも備え、 前記差動アンプの出力結果によりパルスをスイッチング
してコンデンサの充電を行い前記内部昇圧電位を発生す
る手段を帰還制御することを特徴とする半導体装置。 - 【請求項５】コレクタを外部より供給される第１の高電
位側電源に接続し、エミッタを出力端子に接続したＮＰ
Ｎバイポーラトランジスタと、一又は複数のＭＯＳトラ
ンジスタのソース端子とドレイン端子をそれぞれ直列形
態又は並列形態に前記出力端子と低電位側電源との間に
接続してなる負荷駆動回路と、 前記ＮＰＮバイポーラトランジスタのベースを駆動する
複数のＭＯＳトランジスタと、 前記第１の高電位側電源よりも高い内部昇圧電位を第２
の高電位側電源として発生する内部昇圧電位発生回路
と、 を備え、 該内部昇圧電位発生回路により供給される前記第２の高
電位側電源に前記ＮＰＮバイポーラトランジスタのベー
スを充電及び駆動するＭＯＳトランジスタのソース又は
ドレイン端子を接続してなるＢｉＮＭＯＳ半導体集積回
路であって、 前記内部昇圧電位発生回路が、 アノードを前記第２の高電位側電源に接続し、且つカソ
ードを定電流源を介し低電位側電源に接続してなるＰＮ
ダイオードと、 前記第１の高電位側電源と前記ＰＮダイオードのカソー
ドとが差動入力端にそれぞれ接続されてなる差動アンプ
と、 を少なくとも備え、 前記差動アンプの出力結果によりパルスをスイッチング
してコンデンサの充電を行い前記内部昇圧電位を発生す
る手段を帰還制御することを特徴とする半導体装置。 - 【請求項６】互いに交差接続された２つのインバータか
らなるフリップフロップ型構成のメモリセルであって、
該インバータは第１の高電位側電源と低電位側電源との
間に直列形態に接続されてなる負荷素子とＭＯＳトラン
ジスタとからなり、前記２つのインバータとビット線と
の間にそれぞれ挿入され、ゲートが共に共通のワード線
に接続されてなる２つのワードトランジスタを含むメモ
リセルを複数備えた半導体記憶装置において、 前記第１の高電位側電源の電位よりも高い電位を第２の
高電位側電源の電位として出力する昇圧電位発生手段
と、 書き込み及び読み出しの両動作時に、前記昇圧電位発生
手段により供給される、前記第２の高電位側電源の電位
に前記ワード線の高レベルを設定するワード線駆動手段
と、 を備え、 前記昇圧電位発生手段が、前記第２の高電位側電源の電
位から所定の電位降下した電位と、前記第１の高電位側
電源の電位と、を比較する差動増幅手段を含み、 前記差動増幅出力に基づきチャージポンプ回路を帰還制
御して前記第２の高電位側電源の電位を前記第１の高電
位側電源の電位よりも前記所定の電位分高く保つように
制御することを特徴とする半導体装置。 - 【請求項７】ドライバ用ＭＯＳトランジスタと、該ドラ
イバ用ＭＯＳトランジスタの負荷素子と、からなり互い
に交差接続された第１及び第２のインバータと、 前記第１及び第２のインバータの各記憶ノードとビット
線対との間に接続され、ゲートがワード線にそれぞれ接
続された第１及び第２のワードトランジスタと、 を有し、第１の高電位側電源と低電位側電源との間に接
続されてなるメモリセルと、 前記ワード線を駆動するワード線駆動回路と、 前記第１の高電位側電源の電位よりも高い電位を第２の
高電位側電源の電位として出力する内部昇圧電位発生回
路と、 を含み、 前記ワード線駆動回路が、 書き込み及び読み出しの両動作時に、前記内部昇圧電位
発生回路により供給される、前記第２の高電位側電源の
電位に前記ワード線の高レベルを設定する半導体記憶装
置であって、 前記内部昇圧電位発生回路が、 ゲートとドレインとが前記第２の高電位側電源に接続さ
れ、ソースが定電流源を介して低電位側電源に接続され
てなる第３のＭＯＳトランジスタを備えると共に、前記
第３のＭＯＳトランジスタは、前記第１及び第２のワー
ドトランジスタと同一の導電型とされ、 更に、 前記第１の高電位側電源と前記第３のＭＯＳトランジス
タのソースとを入力とする差動アンプと、 を少なくとも備え、 前記差動アンプの出力によりパルスをスイッチングして
コンデンサの充電を行い内部昇圧電位を発生する手段を
帰還制御することを特徴とする半導体装置。 - 【請求項８】前記第１の高電位側電源の電位が略2.5Ｖ
以下の低電圧とされることを特徴とする請求項１、４、
５、６、７のいずれか一に記載の半導体装置。 - 【請求項９】前記所定の電位を略0.6Ｖとしたことを特
徴とする請求項１又は６記載の半導体装置。 - 【請求項１０】前記昇圧手段が、前記差動増幅手段の出
力に基づきポンピングパルスを出力する発振器の発振周
波数を可変に制御するか、又は該発振器の発振の停止・
再開を制御するように構成されたことを特徴とする請求
項１又は６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248675A JPH0973786A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248675A JPH0973786A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973786A true JPH0973786A (ja) | 1997-03-18 |
Family
ID=17181669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248675A Pending JPH0973786A (ja) | 1995-08-31 | 1995-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150007246A (ko) * | 2013-07-10 | 2015-01-20 | 페어차일드 세미컨덕터 코포레이션 | 큰 공통 모드 입력 전압을 이용하는 차동 측정 |
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1995
- 1995-08-31 JP JP7248675A patent/JPH0973786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150007246A (ko) * | 2013-07-10 | 2015-01-20 | 페어차일드 세미컨덕터 코포레이션 | 큰 공통 모드 입력 전압을 이용하는 차동 측정 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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