JPS6249738A - バ−スト変換回路 - Google Patents
バ−スト変換回路Info
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- JPS6249738A JPS6249738A JP60188328A JP18832885A JPS6249738A JP S6249738 A JPS6249738 A JP S6249738A JP 60188328 A JP60188328 A JP 60188328A JP 18832885 A JP18832885 A JP 18832885A JP S6249738 A JPS6249738 A JP S6249738A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 23
- 238000010521 absorption reaction Methods 0.000 abstract description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバースト変換回路に関し、特にＦＩＦＯメモリ
ヲ用いてデータ信号列の位相吸収、フレーム整合及びバ
ースト変換全行う回路に関する。
ヲ用いてデータ信号列の位相吸収、フレーム整合及びバ
ースト変換全行う回路に関する。
第４図は従来のバースト変換回路のブロック図である。
第４図において、 ＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒ
ｓｔ −Ｏｕｔ ）メモリ１０１は入力ディジタル信号
列１と入力タイミングパルス２ｔ、！キ込ミバルスＩＩ
Ｋよって入力する。ＦＩＦＯメモリ１０１１’ｊまた。
ｓｔ −Ｏｕｔ ）メモリ１０１は入力ディジタル信号
列１と入力タイミングパルス２ｔ、！キ込ミバルスＩＩ
Ｋよって入力する。ＦＩＦＯメモリ１０１１’ｊまた。
基準クロック４とバースト信号列６を出力すべき基準タ
イミングパルス５に対して位相吸収、フレーム整合、及
びバースト変換を行い。
イミングパルス５に対して位相吸収、フレーム整合、及
びバースト変換を行い。
読み出しパルス１３によってバースト信号列６とタイミ
ングパルス７を出力し、更にデータ蓄積量に応じて”オ
ーバフロー１情報８．”エンプティ（ｅｍｐｔｙｌ”情
報９をそれぞれ出力する。マージン用カウンタ１０２は
電源投入時等の初期状態において人力クロック３’１Ｎ
（Ｎｌ−１自然数）ビットカウントし、正常動作中、入
力クロック３のビット内位相変動に対しＮピント分のマ
ージンｆ ＦＩＦＯメモリ１０１に持たせ、マージンカ
ウンタ情報１０を出力する。入力制御回路１０３はＦＩ
ＦＯメモリ１０１の出力する７オーバフロー”情報８と
入力クロック３とマージン用カウンタ１０２出力のマー
ジン用カウンタ情報１ｏ及び基準タイミングパルス５と
によって書き込みパルス１１全出力する。読み出し制御
カウンタ１０４は電源投入時等の初期状態においてマー
ジン用カウンタ情報１０によって基準タイミングパルス
５をＭ（Ｍは自然数）個カウントし、読み出し制御パル
ス１２ヲ出力する。出方制御回路１０５はＦＩＦＯメモ
リ１０１が出方するタイミングパルス７と“エンプティ
”情報９と基準クロック４と基準タイばングパルス５と
読み出し制御パルス１２とによって読み出しパルス１３
全出力する。
ングパルス７を出力し、更にデータ蓄積量に応じて”オ
ーバフロー１情報８．”エンプティ（ｅｍｐｔｙｌ”情
報９をそれぞれ出力する。マージン用カウンタ１０２は
電源投入時等の初期状態において人力クロック３’１Ｎ
（Ｎｌ−１自然数）ビットカウントし、正常動作中、入
力クロック３のビット内位相変動に対しＮピント分のマ
ージンｆ ＦＩＦＯメモリ１０１に持たせ、マージンカ
ウンタ情報１０を出力する。入力制御回路１０３はＦＩ
ＦＯメモリ１０１の出力する７オーバフロー”情報８と
入力クロック３とマージン用カウンタ１０２出力のマー
ジン用カウンタ情報１ｏ及び基準タイミングパルス５と
によって書き込みパルス１１全出力する。読み出し制御
カウンタ１０４は電源投入時等の初期状態においてマー
ジン用カウンタ情報１０によって基準タイミングパルス
５をＭ（Ｍは自然数）個カウントし、読み出し制御パル
ス１２ヲ出力する。出方制御回路１０５はＦＩＦＯメモ
リ１０１が出方するタイミングパルス７と“エンプティ
”情報９と基準クロック４と基準タイばングパルス５と
読み出し制御パルス１２とによって読み出しパルス１３
全出力する。
この回路では、第２図、第３図のタイミングチャートを
用いて説明すると、電源投入時等の初期状態において読
み出しを止め、入カタイイングパルス２（第２図ｂ）の
周期でｔピット（ｔ’ｄ自然数）長の入力ディジタル信
号列ｌ（第２図ａ）と入力タイミングパルス２ｔ−Ｎピ
ント分だけ最初に入力制御回路１０３によってＦＩＦＯ
メモリ１０１に書き込む。そして、マージン用カウンタ
１０２において人力クロック３’（ｚＮピットカウント
した後、マージン用カウンタ情報１０によって一時的に
書き込みを中止した後。
用いて説明すると、電源投入時等の初期状態において読
み出しを止め、入カタイイングパルス２（第２図ｂ）の
周期でｔピット（ｔ’ｄ自然数）長の入力ディジタル信
号列ｌ（第２図ａ）と入力タイミングパルス２ｔ−Ｎピ
ント分だけ最初に入力制御回路１０３によってＦＩＦＯ
メモリ１０１に書き込む。そして、マージン用カウンタ
１０２において人力クロック３’（ｚＮピットカウント
した後、マージン用カウンタ情報１０によって一時的に
書き込みを中止した後。
最初に基準タイミングパルス５（第２図Ｃ）が入力した
時から再び入力ディジタル信号列１と入カタイξングパ
ルスの書き込みを開始し２Ｍ周期分のデータ全１４Ｆｏ
メモリ１０１に蓄積する。
時から再び入力ディジタル信号列１と入カタイξングパ
ルスの書き込みを開始し２Ｍ周期分のデータ全１４Ｆｏ
メモリ１０１に蓄積する。
読み出し制御カウンタ１０４は（Ｍ＋１）個目の基準タ
イミングパルス５が入力すると読み出し制御パルス１吐
出カし、出力制御回路１０５より読み出しパルス１３
（第２図ｄ贋出カさせる。一方。
イミングパルス５が入力すると読み出し制御パルス１吐
出カし、出力制御回路１０５より読み出しパルス１３
（第２図ｄ贋出カさせる。一方。
出力制御回路１０５はタイばングバルス７が出方される
までＦＩＦＱメモ１月０１よりデータを読み出す。タイ
ミングパルス７（第２図ｆ）がＦＩＦＯメモリ１０１よ
り出力されると、出方制御回路１０５は読み出しパルス
１３ヲ出方するのを止めＦＩＦＯメモリ１０１よシのデ
ータの出力を止める。
までＦＩＦＱメモ１月０１よりデータを読み出す。タイ
ミングパルス７（第２図ｆ）がＦＩＦＯメモリ１０１よ
り出力されると、出方制御回路１０５は読み出しパルス
１３ヲ出方するのを止めＦＩＦＯメモリ１０１よシのデ
ータの出力を止める。
第３図において、新たに基準タイミングパルス５が入力
すると出力制御回路１０５は再び読み出しパルス１３ヲ
出力し、 ＦＩＦＯメモリ１０１よりフレーム整合され
かつバースト変換されたバースト信号列６（第３図ｅ／
）とタイミングパルス７（第３図１７）１出力させる
。このようにしてＰＩＦ’Ｏメモリを用いて位相吸収、
フレーム整合及びバースト変換全行なっていた。
すると出力制御回路１０５は再び読み出しパルス１３ヲ
出力し、 ＦＩＦＯメモリ１０１よりフレーム整合され
かつバースト変換されたバースト信号列６（第３図ｅ／
）とタイミングパルス７（第３図１７）１出力させる
。このようにしてＰＩＦ’Ｏメモリを用いて位相吸収、
フレーム整合及びバースト変換全行なっていた。
しかし、このような回路ではバースト状の読み出しパル
ス１３全用いてフレーム整合ドパ−スト変換を行うので
、 ＦＩＦＯメモリ１旧よりバース７ト信号列６を読み
出している途中で読み出し全止めフレーム整合全行なわ
なければならなかった。その結果、バースト変換が一時
中断され。
ス１３全用いてフレーム整合ドパ−スト変換を行うので
、 ＦＩＦＯメモリ１旧よりバース７ト信号列６を読み
出している途中で読み出し全止めフレーム整合全行なわ
なければならなかった。その結果、バースト変換が一時
中断され。
しかも読み出しパルス上フレーム整合ドパースト変換に
共通に使用するので効率が悪く時間がかかり過ぎる欠点
があった。
共通に使用するので効率が悪く時間がかかり過ぎる欠点
があった。
本発明はデータ信号列をバースト状に読み出し終えた時
点から再びバースト状に信号を読み出すまでの空タイム
スロットヲ用いてフレーム整合を行うことによって、前
記欠点を解消し確実に且つ時間的に効率の良いバースト
変換回路を提供することを目的としている。
点から再びバースト状に信号を読み出すまでの空タイム
スロットヲ用いてフレーム整合を行うことによって、前
記欠点を解消し確実に且つ時間的に効率の良いバースト
変換回路を提供することを目的としている。
本発明は、入力信号を高速信号に変換しバースト状に出
力するバースト変換回路において。
力するバースト変換回路において。
入力ディジタル信号列と入カタイｉングパルス金人カク
ロソクによって書き込み、変換回路出力側の基準クロッ
クとバースト信号列を出力すべき基準シイミングパルス
に対し位相吸収、フレーム整合及びバースト変換全行う
ＦＩＦＯメモリと、入力クロックのビット単位位相変動
に対しマージンを持つ為に入力クロックｔＮビットカウ
ントするマージン用カウンタと、前記ＦＩＦＯメモリが
出力する“オーバフロー“情報と入力クロックと前記マ
ージン用カウンタ出力及び基準タイミングパルスを入力
信号とし、入力ディジタル信号列と入力タイミングパル
スの前記ＦＩＦＯメモリへの書き込みを制御する入力制
御回路と、前記マージン用カウンタ出力によって基準タ
イミングパルスｔＭ個カウントし１Ｍ周期の間読み出し
を止めてＭ周期分のデータを前記ＦＩＦＯメモリに蓄積
する為の読み出し制御カウンタと、前記ＦＩＦＯメモリ
からバースト状にデータ信号を読み出し終わった時点か
ら再びバースト状に信号を読み出すまでの空タイムスロ
ッ）ｋ用いて基準タイミングパルスに対する入力ディジ
タル信号と入力タイばングパルスのフレーム整合を行い
、フレーム整合結果全出力するフレーム整合回路と、前
記ＦＩＦＯメモリが出力する”エンプティ”情報と基準
クロックと基準タイピングパルスと前記読み出し制御用
カウンタ出力及びフレーム整合回路出力によって入力デ
ィジタル信号列と入力タイミングパルスを前記ＦＩＦＯ
メモリよシ読み出す読み出しパルスを発生する出力制御
回路とから成ることを特徴とする。
ロソクによって書き込み、変換回路出力側の基準クロッ
クとバースト信号列を出力すべき基準シイミングパルス
に対し位相吸収、フレーム整合及びバースト変換全行う
ＦＩＦＯメモリと、入力クロックのビット単位位相変動
に対しマージンを持つ為に入力クロックｔＮビットカウ
ントするマージン用カウンタと、前記ＦＩＦＯメモリが
出力する“オーバフロー“情報と入力クロックと前記マ
ージン用カウンタ出力及び基準タイミングパルスを入力
信号とし、入力ディジタル信号列と入力タイミングパル
スの前記ＦＩＦＯメモリへの書き込みを制御する入力制
御回路と、前記マージン用カウンタ出力によって基準タ
イミングパルスｔＭ個カウントし１Ｍ周期の間読み出し
を止めてＭ周期分のデータを前記ＦＩＦＯメモリに蓄積
する為の読み出し制御カウンタと、前記ＦＩＦＯメモリ
からバースト状にデータ信号を読み出し終わった時点か
ら再びバースト状に信号を読み出すまでの空タイムスロ
ッ）ｋ用いて基準タイミングパルスに対する入力ディジ
タル信号と入力タイばングパルスのフレーム整合を行い
、フレーム整合結果全出力するフレーム整合回路と、前
記ＦＩＦＯメモリが出力する”エンプティ”情報と基準
クロックと基準タイピングパルスと前記読み出し制御用
カウンタ出力及びフレーム整合回路出力によって入力デ
ィジタル信号列と入力タイミングパルスを前記ＦＩＦＯ
メモリよシ読み出す読み出しパルスを発生する出力制御
回路とから成ることを特徴とする。
以下に本発明の実施例について説明する。
第１図は本発明の一実施例のブロック図であり、第４図
と同一部分、同一信号には同一番号を付し、説明は省略
する。本実施例では、基準タイばングパルス５に対して
タイピングパルス７をフレーム整合させ、フレーム整合
結果１４’！に出力するフレーム整合回路１０６ Ｔｈ
備えている。
と同一部分、同一信号には同一番号を付し、説明は省略
する。本実施例では、基準タイばングパルス５に対して
タイピングパルス７をフレーム整合させ、フレーム整合
結果１４’！に出力するフレーム整合回路１０６ Ｔｈ
備えている。
出力制御回路１０５は、 ＦＩＦＯメモリ１旧が出力
する０エンプテイ１情報９と基準クロック４と基準タイ
ミングパルス５と読み出し制御カウンタ１０４の出力で
ある読み出し制御パルス１２及びフレーム整合結果１４
とによって読み出しパルス１３全出力する。
する０エンプテイ１情報９と基準クロック４と基準タイ
ミングパルス５と読み出し制御カウンタ１０４の出力で
ある読み出し制御パルス１２及びフレーム整合結果１４
とによって読み出しパルス１３全出力する。
以下、第１図、第２図、第３図を参照して詳細に説明す
る。本回路では、電源投入時等の初イジタル信号列１（
第２図ａ）を入力タイばングパルス２のＮピット分だけ
入力制御回路１０３によって書き込む。そして、マージ
ン用カウンタ１０２においてＮビットカウントした後、
その出力であるマージン用カウンタ情報１０によって一
時的に書き込み全中止した後、最初に基準タイピングパ
ルス５（第２図Ｃ）が入力した時力・ら再び入力ディジ
タル信号列１と入力タイミングパルス２の書き込みを開
始し２Ｍ周期分のデータ’ｉ ＦＩＦＯメモリ１０１に
貯える。読み出し制御カウンタ１０４ ｉｄ Ｍ＋１個
目の基準タイミングパルスが入力すると読み出し制御パ
ルス１２ヲ出力し。
る。本回路では、電源投入時等の初イジタル信号列１（
第２図ａ）を入力タイばングパルス２のＮピット分だけ
入力制御回路１０３によって書き込む。そして、マージ
ン用カウンタ１０２においてＮビットカウントした後、
その出力であるマージン用カウンタ情報１０によって一
時的に書き込み全中止した後、最初に基準タイピングパ
ルス５（第２図Ｃ）が入力した時力・ら再び入力ディジ
タル信号列１と入力タイミングパルス２の書き込みを開
始し２Ｍ周期分のデータ’ｉ ＦＩＦＯメモリ１０１に
貯える。読み出し制御カウンタ１０４ ｉｄ Ｍ＋１個
目の基準タイミングパルスが入力すると読み出し制御パ
ルス１２ヲ出力し。
出力制御回路１０５よりバースト状の読み出しパルス１
３（第２図ｄ）ｋ出力させる。ＦＩＦＯメモリ１０１で
はバースト状にデータを出力（第２図ｅ）及び（第２図
ｆ）した最後のビットはすぐ次に読み出しパルス１３が
出力されないので２次の基準タイミングパルス５が来る
まで最後のピントの情報が保持される。このこと全利用
してフレーム整合回路１０６は、バースト状にデータを
読み出した最後のビットを監視しタイピングパルス７が
出力されているかどうか判定する。もし。
３（第２図ｄ）ｋ出力させる。ＦＩＦＯメモリ１０１で
はバースト状にデータを出力（第２図ｅ）及び（第２図
ｆ）した最後のビットはすぐ次に読み出しパルス１３が
出力されないので２次の基準タイミングパルス５が来る
まで最後のピントの情報が保持される。このこと全利用
してフレーム整合回路１０６は、バースト状にデータを
読み出した最後のビットを監視しタイピングパルス７が
出力されているかどうか判定する。もし。
タイミングパルス７が出力されていなければフレーム整
合結果１４ヲ出力し、 ＦＩＦＯメモリ１０１よかタ
イミングパルス７が出力されるまで出力制御回路１０５
を制御し、読み出しパルス１３ヲ出力制御回路１０５よ
シ出力させる。そして、 ＦＩＦＯメモリ１０１よりタ
イミングパルス７が出力されれば読み出しを止める。
合結果１４ヲ出力し、 ＦＩＦＯメモリ１０１よかタ
イミングパルス７が出力されるまで出力制御回路１０５
を制御し、読み出しパルス１３ヲ出力制御回路１０５よ
シ出力させる。そして、 ＦＩＦＯメモリ１０１よりタ
イミングパルス７が出力されれば読み出しを止める。
このようなバースト変換回路において、基準タイミング
パルス５の周期で一周期中にＦＩＦＯメモリ１０１に書
き込み、読み出されるデータ情報量は同じなので、フレ
ーム整合回路１０６が正常動作を行なえば出力されるデ
ータは（第３図ｅ′）及び（第５図ｆ′）でバースト状
の最後のピットには絶えずタイピングパルス７が出力さ
れる。
パルス５の周期で一周期中にＦＩＦＯメモリ１０１に書
き込み、読み出されるデータ情報量は同じなので、フレ
ーム整合回路１０６が正常動作を行なえば出力されるデ
ータは（第３図ｅ′）及び（第５図ｆ′）でバースト状
の最後のピットには絶えずタイピングパルス７が出力さ
れる。
従って本発明では、 ＦＩＦＯメモリヲ用いて入力ディ
ジタル信号列１と入力タイミングパルス２を変換回路出
力側の基準クロック嶋とバースト信号列６を出力すべき
基準タイミングパルス５に対し位相吸収、フレーム整合
及びバースト変換全行う際にバースト信号列６全読み出
し終えた時点力・ら再びバースト信号列６を読み出すま
での空タイムスロットを用いてフレーム整合を行うこと
によってバースト変換とフレーム整合が確実に且つ効率
よく制御できる。
ジタル信号列１と入力タイミングパルス２を変換回路出
力側の基準クロック嶋とバースト信号列６を出力すべき
基準タイミングパルス５に対し位相吸収、フレーム整合
及びバースト変換全行う際にバースト信号列６全読み出
し終えた時点力・ら再びバースト信号列６を読み出すま
での空タイムスロットを用いてフレーム整合を行うこと
によってバースト変換とフレーム整合が確実に且つ効率
よく制御できる。
以上説明したように１本発明は、入力ディジタル信号列
全バースト信号列に変換した後のタイムスロットヲ利用
することによって確実に且つ効率良くバースト変換と共
にフレーム整合を行うことができる効果がある。
全バースト信号列に変換した後のタイムスロットヲ利用
することによって確実に且つ効率良くバースト変換と共
にフレーム整合を行うことができる効果がある。
第１図は本発明のバースト変換回路の一実施例を示すブ
ロック図で、第２図、第６図はそれぞれバースト変換回
路の動作を示すタイミングチャートで第２図は制御前、
第３図は制御後について示す。第４図は従来例によるバ
ースト変換回路のブロック図。 図中、１０１はＦＩＦＯメモリ、１０２はマージン用カ
ウンタ、１０３は入力制御回路、１０４は読み出し制御
カウンタ、１０５は出力制御回路、１０６はフレーム整
合回路。
ロック図で、第２図、第６図はそれぞれバースト変換回
路の動作を示すタイミングチャートで第２図は制御前、
第３図は制御後について示す。第４図は従来例によるバ
ースト変換回路のブロック図。 図中、１０１はＦＩＦＯメモリ、１０２はマージン用カ
ウンタ、１０３は入力制御回路、１０４は読み出し制御
カウンタ、１０５は出力制御回路、１０６はフレーム整
合回路。
Claims (1)
- １、入力信号を高速信号に変換しバースト状に出力する
バースト変換回路において、入力ディジタル信号列と入
力タイミングパルスを入力クロックによって書き込み、
変換回路出力側の基準クロックとバースト信号列を出力
すべき基準タイミングパルスに対し位相吸収、フレーム
整合及びバースト変換を行うＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ、Ｆｉｒｓｔ−Ｏｕｔ）メモリと、入力クロックのビ
ット単位位相変動に対しマージンを持つ為に入力クロッ
クをＮビット（Ｎ：自然数）カウントするマージン用カ
ウンタと、前記ＦＩＦＯメモリが出力する“オーバフロ
ー”情報と入力クロックと前記マージン用カウンタ出力
及び基準タイミングパルスを入力信号とし、入力ディジ
タル信号列と入力タイミングパルスの前記ＦＩＦＯメモ
リへの書き込みを制御する入力制御回路と、前記マージ
ン用カウンタ出力によって基準タイミングパルスをＭ個
（Ｍ：自然数）カウントし、Ｍ周期の間読み出しを止め
てＭ周期分のデータを前記ＦＩＦＯメモリに蓄積する為
の読み出し制御カウンタと、前記ＦＩＦＯメモリからバ
ースト状にデータ信号を読み出し終った時点から再びバ
ースト状に信号を読み出すまでの空タイムスロットを用
いて基準タイミングパルスに対する入力ディジタル信号
と入力タイミングパルスのフレーム整合を行い、フレー
ム整合結果を出力するフレーム整合回路と、前記ＦＩＦ
Ｏメモリが出力する“エンプティ（ｅｍｐｔｙ）”情報
と基準クロックと基準タイミングパルスと前記読み出し
制御用カウンタ出力及びフレーム整合回路出力によって
入力ディジタル信号列と入力タイミングパルスを前記Ｆ
ＩＦＯメモリより読み出す読み出しパルスを発生する出
力制御回路とから成るバースト変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188328A JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188328A JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249738A true JPS6249738A (ja) | 1987-03-04 |
| JPH0620196B2 JPH0620196B2 (ja) | 1994-03-16 |
Family
ID=16221684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188328A Expired - Lifetime JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620196B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472640A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Digital data smoothing circuit |
| WO1996024208A1 (en) * | 1995-01-31 | 1996-08-08 | Advantest Corporation | System for signal transmission between plurality of lsis |
| US7844214B2 (en) | 2002-03-02 | 2010-11-30 | Nokia Corporation | System and method for broadband digital broadcasting |
-
1985
- 1985-08-29 JP JP60188328A patent/JPH0620196B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472640A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Digital data smoothing circuit |
| WO1996024208A1 (en) * | 1995-01-31 | 1996-08-08 | Advantest Corporation | System for signal transmission between plurality of lsis |
| US5987083A (en) * | 1995-01-31 | 1999-11-16 | Advantest Corporation | Signal transmission apparatus with a plurality of LSIS |
| US7844214B2 (en) | 2002-03-02 | 2010-11-30 | Nokia Corporation | System and method for broadband digital broadcasting |
| US8233839B2 (en) | 2002-03-02 | 2012-07-31 | Nokia Corporation | System and method for broadband digital broadcasting |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620196B2 (ja) | 1994-03-16 |
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