JPH0620196B2 - バ−スト変換回路 - Google Patents
バ−スト変換回路Info
- Publication number
- JPH0620196B2 JPH0620196B2 JP60188328A JP18832885A JPH0620196B2 JP H0620196 B2 JPH0620196 B2 JP H0620196B2 JP 60188328 A JP60188328 A JP 60188328A JP 18832885 A JP18832885 A JP 18832885A JP H0620196 B2 JPH0620196 B2 JP H0620196B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- burst
- timing pulse
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 27
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 20
- 238000010521 absorption reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバースト変換回路に関し，特にFIFOメモリを用
いてデータ信号列の位相吸収，フレーム整合及びバース
ト変換を行う回路に関する。
いてデータ信号列の位相吸収，フレーム整合及びバース
ト変換を行う回路に関する。
第４図は従来のバースト変換回路のブロック図である。
第４図において，FIFO（First−In First−Out）メモ
リ101は入力ディジタル信号列１と入力タイミングパル
ス２を書き込みパルス11によって入力する。FIFOメモリ
101はまた，基準クロック４とバースト信号列６を出力
すべき基準タイミングパルス５に対して位相吸収，フレ
ーム整合，及びバースト変換を行い，読み出しパルス13
によってバースト信号列６とタイミングパルス７を出力
し，更にデータ蓄積量に応じて“オーバフロー”情報
８，”エンプティ（empty）”情報９をそれぞれ出力す
る。ここで、フレーム整合（Frame Aligner）とは、基
準タイミングパルス５にもとづいてＦＩＦＯメモリ１０
１から出力するバースト信号列の頭出しを行うことであ
る。マージン用カウンタ102は電源投入時等の初期状態
において入力クロック３をＮ（Ｎは自然数）ビットカウ
ントし，正常動作中，入力クロック３のビット内位相変
動に対しＮビット分のマージンをFIFOメモリ101に持た
せ，マージンカウンタ情報10を出力する。入力制御回路
103はFIFOメモリ101の出力する“オーバフロー”情報８
と入力クロック３とマージン用カウンタ102出力のマー
ジン用カウンタ情報10及び基準タイミングパルス５とに
よって書き込みパルス11を出力する。読み出し制御カウ
ンタ104は電源投入時等の初期状態においてマージン用
カウンタ情報10によって基準タイミングパルス５をＭ
（Ｍは自然数）個カウントし，読み出し制御パルス12を
出力する。出力制御回路105はFIFOメモリ101が出力する
タイミングパルス７と“エンプティ”情報９と基準クロ
ック４と基準タイミングパルス５と読み出し制御パルス
12とによって読み出しパルス13を出力する。
第４図において，FIFO（First−In First−Out）メモ
リ101は入力ディジタル信号列１と入力タイミングパル
ス２を書き込みパルス11によって入力する。FIFOメモリ
101はまた，基準クロック４とバースト信号列６を出力
すべき基準タイミングパルス５に対して位相吸収，フレ
ーム整合，及びバースト変換を行い，読み出しパルス13
によってバースト信号列６とタイミングパルス７を出力
し，更にデータ蓄積量に応じて“オーバフロー”情報
８，”エンプティ（empty）”情報９をそれぞれ出力す
る。ここで、フレーム整合（Frame Aligner）とは、基
準タイミングパルス５にもとづいてＦＩＦＯメモリ１０
１から出力するバースト信号列の頭出しを行うことであ
る。マージン用カウンタ102は電源投入時等の初期状態
において入力クロック３をＮ（Ｎは自然数）ビットカウ
ントし，正常動作中，入力クロック３のビット内位相変
動に対しＮビット分のマージンをFIFOメモリ101に持た
せ，マージンカウンタ情報10を出力する。入力制御回路
103はFIFOメモリ101の出力する“オーバフロー”情報８
と入力クロック３とマージン用カウンタ102出力のマー
ジン用カウンタ情報10及び基準タイミングパルス５とに
よって書き込みパルス11を出力する。読み出し制御カウ
ンタ104は電源投入時等の初期状態においてマージン用
カウンタ情報10によって基準タイミングパルス５をＭ
（Ｍは自然数）個カウントし，読み出し制御パルス12を
出力する。出力制御回路105はFIFOメモリ101が出力する
タイミングパルス７と“エンプティ”情報９と基準クロ
ック４と基準タイミングパルス５と読み出し制御パルス
12とによって読み出しパルス13を出力する。
この回路では，第５図，第３図のタインミングチャート
を用いて説明すると，電源投入時等の初期状態において
読み出しを止め，入力タイミングパルス２（第５図ｂ）
の周期でｌビット（ｌは自然数）長の入力ディジタル信
号列１（第５図ａ）と入力タイミングパルス２をＮビッ
ト分だけ最初に入力制御回路103によってFIFOメモリ101
に書き込む。そして，マージン用カウンタ102において
入力クロック３をＮビットカウントした後，マージン用
カウンタ情報10によって一時的に書き込みを中止した
後，最初に基準タイミングパルス５（第５図ｃ）が入力
した時から再び入力ディジタル信号列１と入力タイミン
グパルスの書き込みを開始し，Ｍ周期分のデータをFIFO
メモリ101に蓄積する。読み出し制御カウンタ104は（Ｍ
＋１）個目の基準タイミングパルス５が入力すると読み
出し制御パルス12を出力し，出力制御回路105より読み
出しパルス13（第５図ｄ）を出力させる。一方，出力制
御回路105はタイミングパルス７が出力されるまでFIFO
メモリ101よりデータを読み出す。タイミングパルス７
（第５図ｆ）がFIFOメモリ101より出力されると，出力
制御回路105は読み出しパルス13を出力するのを止めFIF
Oメモリ101よりのデータの出力を止め、バースト信号列
６は第５図ｅの状態で止まる。
を用いて説明すると，電源投入時等の初期状態において
読み出しを止め，入力タイミングパルス２（第５図ｂ）
の周期でｌビット（ｌは自然数）長の入力ディジタル信
号列１（第５図ａ）と入力タイミングパルス２をＮビッ
ト分だけ最初に入力制御回路103によってFIFOメモリ101
に書き込む。そして，マージン用カウンタ102において
入力クロック３をＮビットカウントした後，マージン用
カウンタ情報10によって一時的に書き込みを中止した
後，最初に基準タイミングパルス５（第５図ｃ）が入力
した時から再び入力ディジタル信号列１と入力タイミン
グパルスの書き込みを開始し，Ｍ周期分のデータをFIFO
メモリ101に蓄積する。読み出し制御カウンタ104は（Ｍ
＋１）個目の基準タイミングパルス５が入力すると読み
出し制御パルス12を出力し，出力制御回路105より読み
出しパルス13（第５図ｄ）を出力させる。一方，出力制
御回路105はタイミングパルス７が出力されるまでFIFO
メモリ101よりデータを読み出す。タイミングパルス７
（第５図ｆ）がFIFOメモリ101より出力されると，出力
制御回路105は読み出しパルス13を出力するのを止めFIF
Oメモリ101よりのデータの出力を止め、バースト信号列
６は第５図ｅの状態で止まる。
第３図において，次の周期で新たに基準タイミングパル
ス５が入力すると出力制御回路105は再び読み出しパル
ス13を出力し，FIFOメモリ101よりフレーム整合されか
つバースト変換されたバースト信号列６（第３図ｅ′）
とタイミングパルス７（第７図ｆ′）を出力させる。こ
のようにしてFIFOメモリを用いて位相吸収，フレーム整
合及びバースト変換を行なっていた。
ス５が入力すると出力制御回路105は再び読み出しパル
ス13を出力し，FIFOメモリ101よりフレーム整合されか
つバースト変換されたバースト信号列６（第３図ｅ′）
とタイミングパルス７（第７図ｆ′）を出力させる。こ
のようにしてFIFOメモリを用いて位相吸収，フレーム整
合及びバースト変換を行なっていた。
しかし，このような回路ではバースト状の読み出しパル
ス13を用いてフレーム整合とバースト変換を行うので，
第５図に示すように、FIFOメモリ101よりバースト信号
列６を読み出している途中でタイミングパルス７が出力
された瞬間読み出しを止めフレーム整合を行なわなけれ
ばならなかった。その結果，バースト変換が一時中断さ
れ，しかも読み出しパルスをフレーム整合とバースト変
換に共通に使用するので高速で動作する素子が必要とな
り、しかも途中でバースト変換が止まるので効率が悪く
時間がかかり過ぎる欠点があった。
ス13を用いてフレーム整合とバースト変換を行うので，
第５図に示すように、FIFOメモリ101よりバースト信号
列６を読み出している途中でタイミングパルス７が出力
された瞬間読み出しを止めフレーム整合を行なわなけれ
ばならなかった。その結果，バースト変換が一時中断さ
れ，しかも読み出しパルスをフレーム整合とバースト変
換に共通に使用するので高速で動作する素子が必要とな
り、しかも途中でバースト変換が止まるので効率が悪く
時間がかかり過ぎる欠点があった。
本発明はデータ信号列をバースト状に読み出し終えた時
点から再びバースト状に信号を読み出すまでの空タイム
スロットを用いてフレーム整合を行うことによって，前
記欠点を解消し確実に且つ時間的に効率の良いバースト
変換回路を提供することを目的としている。
点から再びバースト状に信号を読み出すまでの空タイム
スロットを用いてフレーム整合を行うことによって，前
記欠点を解消し確実に且つ時間的に効率の良いバースト
変換回路を提供することを目的としている。
本発明は，入力信号を高速信号に変換しバースト状に出
力するバースト変換回路において，入力ディジタル信号
列と入力タイミングパルスを入力クロックによって書き
込み，変換回路出力側の基準クロックとバースト信号列
を出力すべき基準タイミングパルスに対し位相吸収，フ
レーム整合及びバースト変換を行うFIFOメモリと，入力
クロックのビット単位位相変動に対しマージンを持つ為
に入力クロックをＮビットカウントするマージン用カウ
ンタと，前記FIFOメモリが出力する“オーバフロー”情
報と入力クロックと前記マージン用カウンタ出力及び基
準タイミングパルスを入力信号とし，入力ディジタル信
号列と入力タイミングパルスの前記FIFOメモリへの書き
込みを制御する入力制御回路と，前記マージン用カウン
タ出力によって基準タイミングパルスをＭ個カウント
し，Ｍ周期の間読み出しを止めてＭ周期分のデータを前
記FIFOメモリに蓄積する為の読み出し制御カウンタと，
前記FIFOメモリからバースト状にデータ信号を読み出し
終わった時点から再びバースト状に信号を読み出すまで
の空タイムスロットを用いて基準タイミングパルスに対
する入力ディジタル信号と入力タイミングパルスのフレ
ーム整合を行い，フレーム整合結果を出力するフレーム
整合回路と，前記FIFOメモリが出力する“エンプティ”
情報と基準クロックと基準タイミングパルスと前記読み
出し制御用カウンタ出力及びフレーム整合回路出力によ
って入力ディジタル信号列と入力タイミングパルスを前
記FIFOメモリより読み出す読み出しパルスを発生する出
力制御回路とから成ることを特徴とする。
力するバースト変換回路において，入力ディジタル信号
列と入力タイミングパルスを入力クロックによって書き
込み，変換回路出力側の基準クロックとバースト信号列
を出力すべき基準タイミングパルスに対し位相吸収，フ
レーム整合及びバースト変換を行うFIFOメモリと，入力
クロックのビット単位位相変動に対しマージンを持つ為
に入力クロックをＮビットカウントするマージン用カウ
ンタと，前記FIFOメモリが出力する“オーバフロー”情
報と入力クロックと前記マージン用カウンタ出力及び基
準タイミングパルスを入力信号とし，入力ディジタル信
号列と入力タイミングパルスの前記FIFOメモリへの書き
込みを制御する入力制御回路と，前記マージン用カウン
タ出力によって基準タイミングパルスをＭ個カウント
し，Ｍ周期の間読み出しを止めてＭ周期分のデータを前
記FIFOメモリに蓄積する為の読み出し制御カウンタと，
前記FIFOメモリからバースト状にデータ信号を読み出し
終わった時点から再びバースト状に信号を読み出すまで
の空タイムスロットを用いて基準タイミングパルスに対
する入力ディジタル信号と入力タイミングパルスのフレ
ーム整合を行い，フレーム整合結果を出力するフレーム
整合回路と，前記FIFOメモリが出力する“エンプティ”
情報と基準クロックと基準タイミングパルスと前記読み
出し制御用カウンタ出力及びフレーム整合回路出力によ
って入力ディジタル信号列と入力タイミングパルスを前
記FIFOメモリより読み出す読み出しパルスを発生する出
力制御回路とから成ることを特徴とする。
以下に本発明の実施例について説明する。
第１図は本発明の一実施例のブロック図であり，第４図
と同一部分，同一信号には同一番号を付し，説明は省略
する。本実施例では，基準タイミングパルス５に対して
タイミングパルス７をフレーム整合させ，フレーム整合
結果14を出力フレーム整合回路106を備えている。出力
制御回路105は，FIFOメモリ101が出力する“エンプテ
ィ”情報９と基準クロック４と基準タイミングパルス５
と読み出し制御カウンタ104の出力である読み出し制御
パルス12及びフレーム整合結果14とによって読み出しパ
ルス13を出力する。
と同一部分，同一信号には同一番号を付し，説明は省略
する。本実施例では，基準タイミングパルス５に対して
タイミングパルス７をフレーム整合させ，フレーム整合
結果14を出力フレーム整合回路106を備えている。出力
制御回路105は，FIFOメモリ101が出力する“エンプテ
ィ”情報９と基準クロック４と基準タイミングパルス５
と読み出し制御カウンタ104の出力である読み出し制御
パルス12及びフレーム整合結果14とによって読み出しパ
ルス13を出力する。
なお、入力タイミングパルス２は入力ディジタル信号列
１のフレームの位相を示すためのもので、基準タイミン
グパルス５は、フレーム整合のために、ＦＩＦＯメモリ
１０１から出力されるバースト信号列６のフレーム位相
を管理するためのものである。また、タイミングパルス
７は、バースト信号列６のフレームの位相を示し、基準
タイミングパルス５と位相を比較するためのパルスであ
る。
１のフレームの位相を示すためのもので、基準タイミン
グパルス５は、フレーム整合のために、ＦＩＦＯメモリ
１０１から出力されるバースト信号列６のフレーム位相
を管理するためのものである。また、タイミングパルス
７は、バースト信号列６のフレームの位相を示し、基準
タイミングパルス５と位相を比較するためのパルスであ
る。
以下，第１図，第２図，第３図を参照して詳細に説明す
る。本回路では，電源投入時等の初期状態において読み
出しを止め，最初に入力タイミングパルス２（第２図
ｂ）の周期でｌビット長の入力ディジタル信号列１（第
２図ａ）を入力タイミングパルス２のＮビット分だけ入
力制御回路103によって書き込む。そして，マージン用
カウンタ102においてＮビットカウントした後，その出
力であるマージン用カウンタ情報10によって一時的に書
き込みを中止した後，最初に基準タイミングパルス５
（第２図ｃ）が入力した時から再び入力ディジタル信号
列１と入力タイミングパルス２の書き込みを開始し，Ｍ
周期分のデータをFIFOメモリ101に貯える。読み出し制
御カウンタ104はＭ＋１個目の基準タイミングパルスが
入力すると読み出し制御パルス12を出力し，出力制御回
路105よりバースト状の読み出しパルス13（第２図ｄ）
を出力させる。FIFOメモリ101ではバースト状にデータ
を出力（第２図ｅ）及び（第２図ｆ）した最後のビット
はすぐ次に読み出しパルス13が出力されないので，次の
基準タイミングパルス５が来るまで最後のビットの情報
が保持される。このことを利用してフレーム整合回路10
6は，バースト状にデータを読み出した最後のビットを
監視しタイミングパルス７が出力されているかどうか判
定する。もし，タイミングパルス７が出力されていなけ
ればフレーム整合結果14を出力し，FIFOメモリ101より
タイミングパルス７が出力されるまで出力制御回路105
を制御し，読み出しパルス13を出力制御回路105より出
力させる。そして，FIFOメモリ101よりタイミングパル
ス７が出力されれば読み出しを止める。
る。本回路では，電源投入時等の初期状態において読み
出しを止め，最初に入力タイミングパルス２（第２図
ｂ）の周期でｌビット長の入力ディジタル信号列１（第
２図ａ）を入力タイミングパルス２のＮビット分だけ入
力制御回路103によって書き込む。そして，マージン用
カウンタ102においてＮビットカウントした後，その出
力であるマージン用カウンタ情報10によって一時的に書
き込みを中止した後，最初に基準タイミングパルス５
（第２図ｃ）が入力した時から再び入力ディジタル信号
列１と入力タイミングパルス２の書き込みを開始し，Ｍ
周期分のデータをFIFOメモリ101に貯える。読み出し制
御カウンタ104はＭ＋１個目の基準タイミングパルスが
入力すると読み出し制御パルス12を出力し，出力制御回
路105よりバースト状の読み出しパルス13（第２図ｄ）
を出力させる。FIFOメモリ101ではバースト状にデータ
を出力（第２図ｅ）及び（第２図ｆ）した最後のビット
はすぐ次に読み出しパルス13が出力されないので，次の
基準タイミングパルス５が来るまで最後のビットの情報
が保持される。このことを利用してフレーム整合回路10
6は，バースト状にデータを読み出した最後のビットを
監視しタイミングパルス７が出力されているかどうか判
定する。もし，タイミングパルス７が出力されていなけ
ればフレーム整合結果14を出力し，FIFOメモリ101より
タイミングパルス７が出力されるまで出力制御回路105
を制御し，読み出しパルス13を出力制御回路105より出
力させる。そして，FIFOメモリ101よりタイミングパル
ス７が出力されれば読み出しを止める。
このようなバースト変換回路において，基準タイミング
パルス５の周期で一周期中にFIFOメモリ101に書き込
み，読み出されるデータ情報量は同じなので，フレーム
整合回路106が正常動作を行なえば出力されるデータは
(第３図ｅ′)及び(第３図ｆ′)でバースト状の最後のビ
ットには絶えずタイミングパルス７が出力される。
パルス５の周期で一周期中にFIFOメモリ101に書き込
み，読み出されるデータ情報量は同じなので，フレーム
整合回路106が正常動作を行なえば出力されるデータは
(第３図ｅ′)及び(第３図ｆ′)でバースト状の最後のビ
ットには絶えずタイミングパルス７が出力される。
従って本発明では，FIFOメモリを用いて入力ディジタル
信号列１と入力タイミングパルス２を変換回路出力側の
基準クロック４とバースト信号列６を出力すべき基準タ
イミングパルス５に対し位相吸収，フレーム整合及びバ
ースト変換を行う際にバースト信号列６を読み出し終え
た時点から再びバースト信号列６を読み出すまでの空タ
イムスロットを用いてフレーム整合を行うことによって
バースト変換とフレーム整合が確実に且つ効率よく制御
できる。
信号列１と入力タイミングパルス２を変換回路出力側の
基準クロック４とバースト信号列６を出力すべき基準タ
イミングパルス５に対し位相吸収，フレーム整合及びバ
ースト変換を行う際にバースト信号列６を読み出し終え
た時点から再びバースト信号列６を読み出すまでの空タ
イムスロットを用いてフレーム整合を行うことによって
バースト変換とフレーム整合が確実に且つ効率よく制御
できる。
以上説明したように，本発明は，入力ディジタル信号列
をバースト信号列に変換した後のタイムスロットを利用
することによって確実に且つ効率良くバースト変換と共
にフレーム整合を行うことができる効果がある。
をバースト信号列に変換した後のタイムスロットを利用
することによって確実に且つ効率良くバースト変換と共
にフレーム整合を行うことができる効果がある。
第１図は本発明のバースト変換回路の一実施例を示すブ
ロック図で，第２図，第３図はそれぞれバースト変換回
路の動作を示すタイミングチャートで第２図は制御前，
第３図は制御後について示す。第４図は従来例によるバ
ースト変換回路のブロック図。第５図は従来のバースト
変換回路の動作を説明するためのタイミングチャートで
ある。 図中，101はFIFOメモリ，102はマージン用カウンタ，10
3は入力制御回路，104は読み出し制御カウンタ，105は
出力制御回路，106はフレーム整合回路。
ロック図で，第２図，第３図はそれぞれバースト変換回
路の動作を示すタイミングチャートで第２図は制御前，
第３図は制御後について示す。第４図は従来例によるバ
ースト変換回路のブロック図。第５図は従来のバースト
変換回路の動作を説明するためのタイミングチャートで
ある。 図中，101はFIFOメモリ，102はマージン用カウンタ，10
3は入力制御回路，104は読み出し制御カウンタ，105は
出力制御回路，106はフレーム整合回路。
Claims (1)
- 【請求項１】入力信号を高速信号に変換しバースト状に
出力するバースト変換回路において、入力ディジタル信
号列と入力タイミングパルスを入力クロックによって書
き込み、変換回路出力側の基準クロックとバースト信号
列を出力すべき基準タイミングパルスに対し位相吸収、
バースト信号列の頭出しのためのフレーム整合及びバー
スト変換を行うＦＩＦＯ（First-In，First-Out）メモ
リと、入力クロックのビット単位位相変動に対しマージ
ンを持つ為に入力クロックをＮビット（Ｎ：自然数）カ
ウントするマージン用カウンタと、前記ＦＩＦＯメモリ
が出力する“オーバフロー”情報と入力クロックと前記
マージン用カウンタ出力及び基準タイミングパルスを入
力信号とし、入力ディジタル信号列と入力タイミングパ
ルスの前記ＦＩＦＯメモリへの書き込みを制御する入力
制御回路と、前記マージン用カウンタ出力によって基準
タイミングパルスをＭ個（Ｍ：自然数）カウントし、Ｍ
周期の間読み出しを止めてＭ周期分のデータを前記ＦＩ
ＦＯメモリに蓄積する為の読み出し制御カウンタと、前
記ＦＩＦＯメモリからバースト状にデータ信号を読み出
し終った時点から再びバースト状に信号を読み出すまで
の空タイムスロットを用いて基準タイミングパルスに対
する入力ディジタル信号と入力タイミングパルスのフレ
ーム整合を行い、フレーム整合結果を出力するフレーム
整合回路と、前記ＦＩＦＯメモリが出力する“エンプテ
ィ（empty）”情報と基準クロックと基準タイミングパ
ルスと前記読み出し制御用カウンタ出力及びフレーム整
合回路出力によって入力ディジタル信号列と入力タイミ
ングパルスを前記ＦＩＦＯメモリより読み出す読み出し
パルスを発生する出力制御回路とから成るバースト変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188328A JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188328A JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249738A JPS6249738A (ja) | 1987-03-04 |
| JPH0620196B2 true JPH0620196B2 (ja) | 1994-03-16 |
Family
ID=16221684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188328A Expired - Lifetime JPH0620196B2 (ja) | 1985-08-29 | 1985-08-29 | バ−スト変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620196B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105782B2 (ja) * | 1987-09-14 | 1995-11-13 | 日本電気株式会社 | ディジタルデータ平滑回路 |
| WO1996024208A1 (en) * | 1995-01-31 | 1996-08-08 | Advantest Corporation | System for signal transmission between plurality of lsis |
| US7844214B2 (en) | 2002-03-02 | 2010-11-30 | Nokia Corporation | System and method for broadband digital broadcasting |
-
1985
- 1985-08-29 JP JP60188328A patent/JPH0620196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249738A (ja) | 1987-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4692859A (en) | Multiple byte serial data transfer protocol | |
| JP2695535B2 (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| GB1079074A (en) | Data handling system | |
| JPH0620196B2 (ja) | バ−スト変換回路 | |
| CA1087738A (en) | Holdover (rubber-band) memory for sequential line write out of continuous data | |
| US4238834A (en) | Apparatus for coordinating real time transfer of data from a processor to a magnetic media device | |
| SU1691891A1 (ru) | Буферное запоминающее устройство | |
| JP2675415B2 (ja) | タイミング整合回路 | |
| JPS5919376B2 (ja) | バツフアメモリのコントロ−ル方式 | |
| SU378832A1 (ru) | Устройство ввода информации | |
| SU1509871A1 (ru) | Устройство дл сортировки информации | |
| SU754426A1 (ru) | Устройство для обработки и регистрации цифровой информаций . 1 | |
| SU1222098A1 (ru) | Буферное запоминающее устройство | |
| SU1193653A1 (ru) | Устройство дл программируемой задержки информации | |
| SU1376074A1 (ru) | Устройство дл программируемой задержки информации | |
| JPH0144062B2 (ja) | ||
| JPH0120362B2 (ja) | ||
| SU1195382A1 (ru) | Устройство для записи и воспроизведения цифровой информации | |
| RU1833857C (ru) | Устройство дл вывода информации | |
| SU1509870A1 (ru) | Устройство сравнени чисел с допусками | |
| SU1492473A1 (ru) | Счетное устройство | |
| KR890004805Y1 (ko) | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 | |
| JP2615004B2 (ja) | 集積化順次アクセスメモリ回路 | |
| JPS60135869U (ja) | インタリ−ブ用ｒａｍの読出し書込みパルス発生回路 | |
| JPS5873079A (ja) | メモリ用読出し制御装置 |