JPS6251428U - - Google Patents
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- Publication number
- JPS6251428U JPS6251428U JP14170285U JP14170285U JPS6251428U JP S6251428 U JPS6251428 U JP S6251428U JP 14170285 U JP14170285 U JP 14170285U JP 14170285 U JP14170285 U JP 14170285U JP S6251428 U JPS6251428 U JP S6251428U
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- control circuit
- peripheral device
- external peripheral
- input terminal
- Prior art date
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- Pending
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Description
第１図は本考案回路の１実施例の回路構成図、
第２図は従来回路の構成図である。 １…ＭＰＵ、４，６…メモリ、７…制御回路部
、９…リセツト信号発生部、１０…ゲート回路。
第２図は従来回路の構成図である。 １…ＭＰＵ、４，６…メモリ、７…制御回路部
、９…リセツト信号発生部、１０…ゲート回路。
Claims (1)
- リセツト信号を受付けるリセツト信号入力端子
を有するＭＰＵと、該ＭＰＵによつて制御されデ
ータバス上に所定のデータを出力するメモリと、
前記データバス上のデータと前記リセツト信号と
を入力して、外部周辺機器に対して所定の制御信
号を付与する出力端子を有する制御回路部と、前
記リセツト信号入力端子にリセツト信号を付与す
るためのリセツト信号発生部とを備える外部周辺
機器の制御回路において、前記制御回路部は前記
データバスからプログラム異常を示すデータを受
けたとき前記リセツト信号発生部からのリセツト
信号に相当するリセツト信号を出力する出力端子
を備え、このリセツト出力端子と前記リセツト信
号発生部との各リセツト信号を２入力とし、出力
が前記リセツト信号入力端子に付与されるゲート
回路とを備えてなる外部周辺機器の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14170285U JPS6251428U (ja) | 1985-09-17 | 1985-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14170285U JPS6251428U (ja) | 1985-09-17 | 1985-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251428U true JPS6251428U (ja) | 1987-03-31 |
Family
ID=31049735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14170285U Pending JPS6251428U (ja) | 1985-09-17 | 1985-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251428U (ja) |
-
1985
- 1985-09-17 JP JP14170285U patent/JPS6251428U/ja active Pending