JPS6251430B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、入力論理信号の論理タイミング関係
を測定する論理分析器に関する。

デジタル及びアナログ信号の測定分野におい
て、デジタル技法は最近一般化して来た。論理分
析器の如きデジタル測定器は、例えばコンピユー
タ、卓上電子計算器、コンピユータ端末器及びデ
ジタル制御装置の如きデジタル装置の調整及び故
障修理に適している。かかる論理分析器は、例え
ばデジタル機器内の種々の回路点又は入出力端子
における複数の論理信号の論理レベル（高又は
低）及びタイミング関係の測定に好適である。そ
の理由は、論理分析器がデジタル記憶回路及びプ
リセツト・カウンタを有し、トリガ信号より前或
いは前後の論理信号を記憶測定できるため、例え
ばデジタル機器の異常発生前後の状態を解析でき
るからである。論理分析器には２つの型式があ
り、１つは論理タイミング分析器であり、他は論
理状態分析器である。

論理タイミング分析器は、陰極線管の如き表示
手段に入力論理信号のタイミング図形（波形図）
を表示するものであり、これはハードウエア技術
者に好適である。論理状態分析器は、陰極線管の
如き表示手段に入力論理信号の状態図を「０」及
び「１」の一連の数字等により表示するものであ
り、ソフトウエア技術者に好適である。論理状態
分析器は、クロツク信号に対するワード、即ち論
理データのビツト状態の分析に好適である。

論理タイミング分析器においては、選択された
チヤンネルの論理信号と他のチヤンネルの論理信
号間のタイミング関係を比較するため、垂直位置
制御回路で陰極線管に表示された多チヤンネルの
論理信号のうち選択されたチヤンネルの論理信号
の垂直位置を制御することが提案されている。し
かし、かかる論理タイミング分析器は、例えば
４，８又は16チヤンネルの如き多くの論理信号の
タイミング関係を同時に比較することはできなか
つた。他の論理タイミング分析器では、カウンタ
及び入力論理信号の輝度を変調する輝度変調回路
を含み、各チヤンネルの同時点を輝度変調して形
成した垂直カーソルを用いて各信号のタイミング
比較を行つているが、トリガ点と垂直カーソル間
のビツト関係は表示されなかつた。また、従来の
論理状態分析器は、入力論理信号のタイミング関
係を表示できなかつた。

従つて、本発明の目的の１つは、上述した従来
技術の欠点のない改良された論理分析器の提供に
ある。

本発明の他の目的は、トリガ点と垂直カーソル
間のビツト関係を表示する改良された論理分析器
の提供にある。

以下、添付図を参照して本発明を詳細に説明す
る。第１図は、本発明の好適な一実施例のブロツ
ク図である。チヤンネルCH―０〜CH―３の入力
論理信号は、入力端子１０〜１６を介してそれぞ
れ比較器１８〜２４に印加される。比較器１８〜
２４は、閾値レベルとしての基準電圧を基準電圧
源２６〜３２から受け、出力を記憶回路３４及び
ワード識別回路３７に印加する。記憶回路３４は
ランダム・アクセス記憶素子（RAM）でもよ
く、ワード識別回路３７は位相反転器、選択スイ
ツチ及びANDゲートで構成してもよい。チヤン
ネルCH―０〜CH―３の論理信号に対応する記憶
回路３４からの４個の並列出力は、かかる並列信
号を直列信号に変換するためマルチプレクサ３６
に印加される。マルチプレクサ３６の出力は、緩
衝増幅器４０及び混合器４２を介して陰極線管３
８すなわち表示手段の垂直偏向板に印加される。

遅延したワード・トリガ信号を発生するため、
ワード識別回路３７の出力はデジタル遅延回路４
４に印加され、デジタル遅延回路４４からの遅延
ビツト数情報は読出し回路４５に印加される。ト
リガ信号４８は、デジタル遅延回路４４からの遅
延したワード・トリガ信号、チヤンネルCH―０
の論理信号又は外部トリガ入力端子５０に印加さ
れる外部トリガ信号をスイツチ４６の選択に従つ
て受ける。トリガ回路４８の出力トリガ信号はプ
リセツト・カウンタ及びアドレス・カウンタを含
む第１制御回路５２に印加され、第１制御回路５
２は、クロツク信号発生器５４で発生し分周器５
６で分周された内部クロツク信号又は外部クロツ
ク入力端子５８に印加される外部クロツク信号を
スイツチ６０の選択に従つて受ける。スイツチ６
０の固定接点は、デジタル遅延回路４４に接続さ
れる。

掃引発生器６２は、第１制御回路５２からの掃
引指令信号を受け、緩衝増幅器６４及び混合器６
６を介して陰極線管３８の水平偏向板に傾斜波信
号を印加する。掃引発生器６２からのブランキン
グ信号は、Ｚ軸増幅器６３を介して陰極線管３８
のグリツドに印加される。第１制御回路５２は、
記憶回路３４に書込み／読出し命令制御信号及び
書込み／読出しクロツク信号を印加し、且つマル
チプレクサ３６に読出しクロツク信号を印加す
る。

加算／減算カウンタ６８は加算又は減算端子に
第２制御回路７０から出力パルスを受け、一方、
プリセツト・カウンタ７２は、加算／減算カウン
タ６８の出力をプリセツト端子に、且つ第１制御
回路５２の読出しクロツク信号をクロツク端子に
受ける。シフト・レジスタ７４は緩衝増幅器４０
からの直列論理信号及びラツチ信号としてプリセ
ツト・カウンタ７２の出力を受け、且つチヤンネ
ルCH―０の検出データはフリツプフロツプ回路
７６に、チヤンネルCH―１の検出データはフリ
ツプフロツプ回路７８に、チヤンネルCH―２の
検出データはフリツプフロツプ回路８０に、チヤ
ンネルCH―３の検出データはフリツプフロツプ
回路８２にそれぞれ印加される。フリツプフロツ
プ回路７６〜８２の出力は読出し回路８４に印加
され、プリセツト・カウンタ７２の出力はＺ軸増
幅器６３に印加される。

検出手段としてのカーソル・トリガ間隔用カウ
ンタ８６は、プリセツト・カウンタ７２の出力及
び第１制御回路５２のトリガ情報を受け、また、
トリガ情報はＺ軸増幅器６３にも印加される。カ
ウンタ８６の出力は、トリガ点とカウンタ７２の
出力間のビツト差の情報に対応し、読出し回路８
８に印加される。文字発生器９０は読出し回路４
５，８４及び８８の読出し情報及び掃引発生器６
２からのゲート信号を受け、文字発生器９０から
のＸ，Ｙ及びＺ信号はそれぞれ混合器６６，４２
及びＺ軸増幅器６３に印加される。

記憶モードが選択されると、入力デジタル信号
は記憶回路３４に記憶される。書込み速度すなわ
ちサンプリング速度は書込みクロツク信号の周波
数で決まり、書込み周波数信号は第１制御回路５
２に印加されるクロツク信号で制御される。ワー
ド識別回路３７は、チヤンネルCH―０〜CH―３
の入力デジタル信号の論理状態が予定の論理状態
と一致するとき出力を発生する。事象遅延モード
が選択されるときは、プリセツト・カウンタを含
むデジタル遅延回路４４は、ワード識別回路３７
の出力をカウントし、且つこのカウンタの設定で
決まる予定の数がカウントされるとき出力を発生
する。また、クロツク遅延モードが選択されると
きは、ワード識別回路３７の出力が発生するとデ
ジタル遅延回路４４はクロツク信号をカウント
し、同様に予定の数がカウントされると回路４４
は出力を発生する。デジタル遅延回路４４の予定
の遅延ビツト数は、読出し回路４５及び文字発生
器９０により陰極線管３８に表示される。トリガ
回路４８は、スイツチ４６で選択された信号を受
け、第１制御回路５２内のプリセツト・カウンタ
にトリガ信号を印加する。プリセツト・カウンタ
は、トリガ・モードを例えば「プレ・トリガ」、
「センタ・トリガ」又は「ポスト・トリガ」に選
択するのに使用され、プリセツト・カウンタが出
力を発生するとき、記憶回路３４は記憶動作を停
止する。

読出しモードが選択されると、記憶回路３４は
第１制御回路５２から読出し指令制御信号及び読
出しクロツク信号を受ける。直列の論理信号に変
換するため、並列の論理信号はマルチプレクサ３
６に印加される。掃引発生器６２は読出しクロツ
ク信号と同期して傾斜波信号を発生するので、マ
ルチプレクサ３６からの直列論理信号は陰極線管
３８に表示される。直列論理信号の垂直位置は自
動的に制御されるので、チヤンネルCH―０〜CH
―３の論理信号は、陰極線管３８の管面の垂直方
向に分離して表示されることに留意されたい。

第２制御回路７０は、加算／減算カウンタ６８
の加算又は減算端子に予定数のパルスを印加す
る。カウンタ６８の出力は、読出しクロツク信号
を受けるプリセツト・カウンタ７２をプリセツト
する。カウンタ７２がプリセツト状態まで読出し
クロツク信号をカウントすると、カウンタ７２は
Ｚ軸増幅器６３及び検出手段７４に出力を印加す
る。Ｚ軸増幅器６３は、第２制御回路７０で選択
された論理信号の点を輝度変調する。変調された
点は、各チヤンネル信号間の時間関係を測定する
垂直カーソルとして使用する。ソフト・レジスタ
７４はカウンタ７２の出力によつて輝度変調され
た論理信号の状態を検出し、検出された論理状態
は、フリツプフロツプ回路７６〜８２に蓄積され
て読出し回路８４及び文字発生器９０により陰極
線管３８に表示される。検出手段であるカウンタ
８６は、トリガ情報及びカウンタ７２の出力を受
け、論理信号の輝度変調された点とトリガ点間の
ビツト数関係を読出し回路８８及び文字発生器９
０により表示する。Ｚ軸増幅器６３もまた、トリ
ガ情報を受け、トリガ点で論理信号を輝度変調す
る。

以上は入力信号が４チヤンネルの場合について
の説明であるが、この場合は、先ずチヤンネル
CH―０の信号が読出されて陰極線管に表示され
ると共に垂直カーソル点及びトリガ点が輝度変調
され、且つカーソル点の論理状態が検出される。
次に、チヤンネルCH―１の信号が読出されて同
様に処理され、以下順次チヤンネルCH―２及び
CH―３の信号が読出されて処理される。すなわ
ち、オルタネート（交番）動作により、各チヤン
ネルの輝度変調点は、垂直方向に一線上に並び各
チヤンネルに対し同一時間を表示する。なお、読
出し回路４５，８４及び８８よりの情報は、陰極
線管３８の電子ビームの帰線期間に表示できる。

第２図は、陰極線管３８の管面を示す。波形Ａ
〜Ｄは、それぞれチヤンネルCH―０〜CH―３の
論理信号である。輝度変調された点Ｅはプレトリ
ガ・モードの場合のトリガ点、すなわち第１制御
手段５２にトリガ信号が供給された時点を示し、
輝度変調された点Ｆは第２制御回路７０で制御さ
れる垂直カーソルを示す。文字Ｇは、輝度変調点
ＥとＦ間のビツト数関係を示す。図では、点Ｆが
点Ｅよりも読出しクロツクパルスの208ビツトだ
け先行していることを示している。文字Ｈは、Ｆ
点の論理状態、例えばチヤンネルCH―０〜CH―
２は「レベル１」でチヤンネルCH―３は「レベ
ル０」であることを示す。文字は、デジタル遅
延回路４４で制御されるデジタル遅延ビツト数を
示す。

上述の説明から理解される如く、本発明の論理
分析器は、波形Ａ〜Ｄにより論理タイミング関係
を表示し、またトリガ点Ｅ及び垂直カーソルＦを
表示し、且つそれらの間の関係を示すので、タイ
ミング分析が極めて容易である。更に、全情報が
陰極線管３８に表示されるので、測定結果を写真
で記録することが容易である。

以上本発明の好適な実施例のみについて説明し
たが、本発明の要旨を逸脱せずに種々の変更及び
変形をなしうることは当業者には明らかであろ
う。例えば、入力信号は８，16又は32チヤンネル
でもよく、読出し回路４５，８４及び８８の出力
はLED又は液晶の如き他の表示手段に表示して
もよい。ワード識別回路３７とデジタル遅延回路
４４間にはグリツチ（glitch）除去回路を設けて
もよく、記憶回路３４はシフト・レジスタでもよ
い。また、カーソルは、輝度変調によらずマーカ
ー信号を重畳するか又は連続した垂直輝線を表示
する等の任意の周知の技法を用いることができ
る。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロツク
図、第２図は本発明による表示手段の表示図であ
り、３４は記憶回路、３８は表示手段、５２及び
７０は第１及び第２制御手段、８６は検出手段を
示す。

Claims (1)

【特許請求の範囲】
1. １ トリガ信号が供給され制御信号を発生する第
   １制御手段と、この第１制御手段からの上記制御
   信号に応じて入力論理信号を記憶する記憶手段
   と、この記憶手段に記憶された上記論理信号を論
   理波形として表示する表示手段とを具えた論理分
   析器において、上記記憶手段に記憶された上記論
   理信号の所望部分を選択する第２制御手段と、上
   記第１制御手段に上記トリガ信号が供給された時
   点に対応する上記論理信号の部分及び上記第２制
   御手段で選択された上記論理信号の所望部分間の
   ビツト数を検出する検出手段とを更に具え、この
   検出手段の出力を表示することを特徴とする論理
   分析器。