JPS6251831A - Ｂｃｈ符号の符号化或は復号方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はディジタルデータの伝送・蓄積等に用いられる
ＢＣＨ符号の符号化或は復号方式に関するものである。

（ロ）従来の技術 一般にディジタルデータを伝送する場合、伝送系の３Ｎ
比の劣化・歪等に起因して発生するビット誤シに対処す
るために、誤り訂正能力を持つ冗長ビット（以下、誤シ
訂正用ビットと称す）を元の情報ビットに付加して送信
し、受信側でこの訂正用ビットを基に誤り位置を検出し
て誤り訂正を行う方法がよく用いられている。この訂正
符号の中でもＢＣＨ符号（Ｂｏｓｅ−ＯｈａｕｃＬｈｕ
ｒｉ−ＨＯＣｑｕｅｎｇｈｅｍ）は、訂正用ビットの長
さくピント数）゛に対する誤り訂正能力が高い利点があ
り、衛星放送のＰＣＭ晋声伝送１国内や米国の自動車電
話における制御信号の伝送などに広く用いられている。

このＢＯＥ符号を用いて誤りを訂正する復号方法として
は、受信信号列ＶＯＱを生成多項式Ｇ（イ）で割り、そ
の剰余項（これをシンドロームと呼ぶ）を求め、このシ
ンドロームを基に誤りの有無の判定、誤り位置の算出を
行い、誤り位置に対応するビットの値を反転して訂正す
るという手順がとられる。

従来、このシンドロームを求める方法としては例えば昭
晃堂より昭和５１年７月２０日に発行された「符号理論
」９％１１６頁〜第１１７頁に記載されているように、
生成多枦式Ｇ（Ｘ）に対応させた９遣型のシフトレジス
タを用い、このシフトレジスタのＬＳＢ（Ｌｅａｓｔ　
５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ）に対応するシフトレ
ジスタへ受信信号ｖＯＱをＭＥＩＢ（λＪｏｌｔ　　８
１ｇｎ１ｆｉ（ＩＬｌｌｔ　　Ｂｉｔ）側から１ビツト
ずつ順次入力させる方法が用いられている。

第５図は従来のシンドローム算出回路を示す図で、衛星
放送のｐｃＭｇ−声伝送に用いられているＢＣＨ符号を
偶号する際に用いられるシンドローム算出回路を・示し
ている。衛星放送のｐ　に　Ｍ　ｑ声伝送に用いられて
いるＢ　ＯＨ符号の場合、生成多ｉ式ＧＱＱはＧＱＱ−
Ｘ’　＋Ｘ’　＋Ｘ２＋１　（ＩＪＩち。

訂正用ビット長Ｅが７ピツトンであり、また情報のビッ
ト長には５６ビツトであるから、受信信号ｎはｎ　ｘ　
ｋ　＋　１！：＝　６３ビツトとなる。斯るＢ（ＸＨ符
号はＢ（ＸＨ（６３，５６）と表記される。

また、生成多項式Ｇ（４）の次数が７であるため。

シンドローム算出回路としては７個の１ピツトシフトレ
ジスタ（Ａ１）〜（Ａ７）にて構成された７ビツトシフ
トレジスタが用いられる。尚１図中記号ｅはＭＯＤ２の
加算回路を示している。

次に、斯る回路によるシンドロームの算出手順について
６明する。

先ず、初期セットとしてシフトレジスタ（ＡＩ）〜（Ａ
７）をリセットし、その値を全てＯにする。然る後、１
クロツク毎に受信信号列ｖｏＯのＭ８Ｒから順次シフト
レジスタ（Ａ１）に、シフトレジスタ（Ａ７）の値とＭ
ＯＤ２で加算された後、入力される。そして、受信信号
列Ｖ（Ｘ）のＬＳＢの信号がＬＳＢに対応するシフトレ
ジスタへ入力された時点における各シフトレジスタ（Ａ
１）〜（Ａ７）の値が求めるシンドローム値となる。

このような従来のシンドローム算出回路の場合受信信号
をＭＳＢ側から１ビツトずつシフトレジスタに入力させ
るので、受信信号Ｖ（Ｘ）のビット長ｎに相当する手順
を要し、ビット長ｎが多い場合。

演算に多大の時間を費し、高速演算には不利である。

（ハ）発明が解決しようとする問題点 本発明は、このＢＣＨ符号におけるＷ→噌刺式を提供せ
んとするものである。

に）問題点を解決するための手段 上記目的を達成する本発明の特徴は、ＢＣＨ符号の符号
化回路或は復号回路において、ｎビット長の信号列から
剰余を求める方式であって、前記ｎビット信号列を生成
多項式（）ＯＱの次数ｌに対してｍ≧ｌなる条件を満足
するｍビット長のＮ個のブロック（Ｎ　＝ト！＋　１；
尚、小数点は切り上げ）に分割する第１の過程と、Ｍ２
Ｒ側のｍビット長の第１情報ブロックＢ１（Ｘ）に対し
てｌビット０を付加した情報〔Ｂ１（Ｘ）−ｘ’）を生
成多項式Ｇ（Ｘ）で割った剰余項Ｉ’ｌｌ　（Ｘ）を求
める第２の過程と、剰余項］ＥＢ１（Ｘ）と次の情報ブ
ロックとを加算することによ、９ｍビットの加算値Ｆ１
（Ｘ）を求める第３の過程と、加算値ＦＩＯＱに対して
ｌビット０を付加した情報（Ｆ　１ＱＱ　−ｘ　ｌ　）
を生成多項式Ｇ閃を割った剰余項’Ｂｖ１ＱＱを求める
第４の過程と。

第３及び第４の過程と同様の過程を（Ｎ−１）回反復し
て得られた加算値ＦＪｙ−＋　　（Ｘ）の上位ｌビット
の内容から前記ｎビット信号列の剰余を求める第５の過
程と上シなるＢＣＨ符号の符号化或は復号方式にある。

（ホ）作　用 本発明によると、信号列を生成多項式にて直接側ること
により剰余を求めずに、信号列を複数のブロックに分割
し、先ず分割されたブロックの内ＭＨＤ側の第１ブロッ
クにｌビット０を付加した情報を生成多項式にて割り、
剰余項を求め１次にこの剰余項と次のブロックとを加算
し、この加算された情報に前述と同様にｌビット０を付
加した後、生成多項式で割って、剰余項を求める。斯る
動作を複数回反復することにより得られた剰余項とＬｌ
ｌｉＢ側のブロックとを加算した情報の上位ｌビットの
内容から前記信号列の剰余を求める。

（へ）実施例 本発明では、先ずｎビットの信号列をｍ≧！！（但し、
ｌは訂正用ビット長）なる条件を満たすｍビット長のＮ
個（Ｎ　＝　ト１＋ｔ　）のブロックに分とならなけれ
ば、ブロック数ＮをＮ　＝　ｕ　＋　２となし、ＭＨＤ
側の′１Ｊ１１ブロックのＭＨＤ側からｍ−（−２二ｆ
−の剰余値ｎ′）個０の値を補足してＮ個のブロックを
構成する。また、ＬＳＢ側のブロックは信号列の下位ｌ
ビットにｍ−１個０の値が付加されている。

そして、斯るブロック単位で処理を行うのであるが、そ
の際ｍビット情報Ｂ（Ｘｌのビット内容をアドレスとし
て、この情報Ｂ（Ｘ）にｌピットＯを付加したｍ＋／ピ
ット情報〔Ｂ（Ｘ）・Ｘ′）を生成多項式Ｃ）ＯＱで割
ったときのｌビットの剰余項ｇｎ（ｘ）が格納されたＲ
ＯＭテーブルを用いる。

次に１本発明における剰余の算出手順の原理について第
２図を参照して説明する。尚、第２図において、Ｎ個に
分割された各ブロックの内容を。

Ｂ１（Ｘ）〜１３１（Ｘ）と表記する。

先ず、ＭＨＤ側の第１ブロックＢＩＣＱに対してＲＯＭ
テーブルを参照して剰余項Ｉｓ　１ＣＱを求める。

次に、１３３図に示すようにＲＯＭテーブルより得られ
るｌビットの剰余項にＯを（ｍ−／？）個付加したｍビ
ットの内容と第２ブロックＢ２ＣＩＱのｍビットの内容
とのＭＯＤ２の加算を行うことによって加算値ＦＩＱＱ
を求める。尚、斯る゛加算値！％１ＩＩＦｌ閃は、第１
ブロックＢＩＱＱと第２ブロックＢ２（Ｘ）から構成さ
れる２ｍピット列信号に対し、これを生成多項式Ｇ（Ｘ
）で割算処理左行う過程の中で得ろれる値であり、第２
図（ａ）の符号列（ｍ−Ｎビット）に対する剰余値と第
２図ＣＩ））で示した符号列〔ｍ・（Ｎ−２）＋Ｊビッ
ト〕（（対する剰余値とは等しい。

次に、上記加算値Ｆ１（Ｘ）に対する剰余項Ｅ？ｊ（Ｘ
）をＲＯＭテーブルを参照して求め、これに第３ブロッ
クのＢ５ＱＱを加算してＦ２ＱＱを求める。尚このとき
の符号列〔ｍ・（Ｎ−３）＋Ｊビット〕（第２図（Ｑ）
参照）に対する剰余値は、前述と同様に第２図（１！Ｌ
）に示す符号列（ｍ−一ピット）に対する剰余値と等し
くなる。

このような手順を繰シ返すと、Ｎ−１番目の手順では、
　ｐｍ　−ＩＱｇ＝＝Ｅ？Ｎ−２（ｘ）＋Ｂｆｆ（ｘ）
カ？ｆ４うれる。この加算値ＦＭ−１（Ｘ）の上位でビ
ットの内容が求める剰余値となる。

第４図は本発明を達成する回路の一実施例を示す図であ
る。尚、ＢＣＨ符号として、従来と同様にＢＣＨ（６３
，５６）を用いて説明する。従って、各ブロックは８ピ
ツトにて構成されており。

また符号長ｎは６３ビツト、訂正ビット長は７ビツトで
あるため、ブロック数Ｎは８となシ、第８ブロックのＬ
ＳＢ１ビットに０が補足される。

第４図において、（１）は分割されたＮブロックの各ブ
ロックのビット列が所定アドレスに格納されたＲＡＭ、
（２１は８ビツト情報のビット内容をアドレスとして、
この情報に７ピツト０を付加した１５ビツト情報を生成
多項式（）（ＸＩで割ったときの剰余項が格納されたＲ
ＯＭテーブルで、７ビツト長の剰余項データはＲＯＭの
８ビツト長データ列において上位７ビツトに格納されて
お、り、Ｌ８Ｂの８ビツト目にはＯが格納されている。

（Ｘ）はＲＯＭテーブル（２）からの出力をラッチする
ラッチ回路。

（４）はＲＡ　Ｍ（１）から読み出されたブロック単位
の情報とラッチ回路（Ｘ）からの出力（剰余項）とをＭ
ＯＤ２で加算する加算器、（５）はＲＡ　Ｍ（１）のア
ドレス並びにＲＯＭテーブル（２）の出力のラッチタイ
ミングを制御する制御回路である。

次に動作について説明する。

ラッチ回路（Ｘ）が初期リセットされ、制御回路（５）
にてアドレス１が指定されると、ＲＡＭ（１）に格納さ
れた第１ブロックの情報Ｂｌ（Ｘｌが選択され、加算器
（４）の入力端子Ｉに入力される。このとき、上述した
ようにラッチ回路（Ｘ）は初期リセットされているため
、加算器（４）の入力端子■には８ピツトの情報が印加
されている。

従って、加算器（４）の出力はＢｌ（ＸＩとなり、ＲＯ
Ｍテーブル（２）の出力は８ビツトの情報Ｂｌ（Ｘｉを
アドレスとする剰余項ＩＣＢ　１００となる。

次に、制御回路（５）の値がアドレス１からアドレス２
に歩進するタイミングで、ラッチ回路（Ｘ）にＲＯＭテ
ーブル（２）の出力〔剰余項ＥＢｕη〕がラッチされ、
この出力が加算器（４）の入力端子■に印加される。ま
た、制御回路（５）にてアドレス２が指定された場合に
は、ＲＡＭ（１）から読み出された第２ブロックの情報
Ｂ２［Ｘｌが加算器（４）の入力端子Ｉに入力されてい
るため、加算器（４）の出力はＦｌｌＸｌｆｆＢｌ（Ｘ
ｌ＋ＥＩ１１００となる。

以下、同様に上記動作を繰シ返す訳であるが。

加算器（４）の入出力関係を表１に示す。

表　　１ 表１より明らかな如く制御回路（５）にてアドレス８が
指定されると、加算器（４）の出力としてはＦｌ（Ｘｌ
＝Ｂ　ａ（Ｘｌ＋　Ｔ！、　ｖ　ｂ閃が得られる。斯る
加算器（４）からの出力Ｆ７（ＸＩの上位７ピツトが所
望の剰余値となる。

尚、符号化の場合には、ｎ−、ｌ：ビット情報信号列に
ｌビット０を付加したｎビット信号について上記処理を
行い、Ｉ！ビットの剰余値を訂正用ビット列として上記
ｎ−７７ピツト情報信号列に付加すればよい。

また１本発明を具現化する回路の一例として。

第４図図示の回路の場合につき説明したが１本発明は斯
る回路に限定されるものではない。

（Ｘ１　発明の効果 本発明に依れば、ＢＣＨ符号の符号化回路或は復号回路
において、ｎビット長の信号列から剰余を求める方式で
あって、　Ａｉｌ記ｎビット信号列を生成多項式〇（Ｘ
ｌの次数ｌに対してｍ≧ｌなる条件をｎ−ｌ 満足するｍビット長のＮ個のブロック（Ｎ−、−十１；
尚、小数点は切り上げ）に分割する第１の過程と１Ｍ５
Ｂ側のｍビット長の第１情報ブロックＢ１００に対して
ｌビット０を付加した情報〔Ｂ１（Ｘｌ・ｘ′〕を生成
多項式（）００で割った剰余項ＥＢｊ閃を求める弗２の
過程と、剰余項ＥＢ１のと次の情報ブロックとを加算す
ることによシロピットの加算値Ｆ１ＣＸＩを求める第３
の過程と、加算値Ｆ１〆１に対してｌビット０を付加し
た情報（Ｆｌ（Ｘ）・ｘ′〕を生成多項式ＧＯＱで割っ
た剰余項ＥＦ、Ｉ　Ｃ：（ｌを求める′！ｐＪ４の過程
と、第３及び第４の過程と同様の過程を（Ｎ−１）回反
復して得られた加算値Ｆ　Ｍ　−１（ＸＩの上位ｌビッ
トの内容から前記ｎビット信号列の剰余を求める第５の
過程を有するので、Ｎｌｌの手順で４１余が求められ、
従来の符号化或は復号時における剰余算出と比較して演
算時間を　−に短縮することが出来る。

【図面の簡単な説明】

＄１図は信号列をＮ個のブロックに分割する過程を説明
するのに供する図で、同図（ｅｌはｎビット信号列を示
す図、同図１１１１は分割後のｍ−Ｎビット信号列を示
す図、第２図は本発明の詳細な説明するのに供する図で
、同図（！ｌ）はＮ個に分割された信号列を示す図、同
図ｔｌ）Ｉ（０１は夫々処理過程における信号列を示す
図、第３図は本発明の加算手順を示す図、第４図は本発
明を達成する回路の一実施例を示す図、第５図は従来例
を示す図である。 （１）・・・ＲＡＭ、（２１・・・１（０Ｍテーブル、
（Ｘ）・・・ラッチ回路、（４）・・・加算器。

Claims (1)

【特許請求の範囲】
1. （１）ＢＣＨ符号の符号化回路或は復号回路において、
   ｎビット長の信号列から剰余を求める方式であつて、前
   記ｎビット信号列を生成多項式Ｇ（Ｘ）の次数ｌに対し
   てｍ≧１なる条件を満足するｍビット長のＮ個のブロッ
   ク（Ｎ＝｛［ｎ−ｌ］／ｍ｝＋１：尚、小数点は切り上
   げ）に分割する第１の過程と、ＭＳＢ側のｍビット長の
   第１情報ブロックＢ１（Ｘ）に対してｌビット０を付加
   した情報〔Ｂ１（Ｘ）・Ｘ＾ｌ〕を生成多項式Ｇ（Ｘ）
   で割つた剰余項Ｅ＿Ｂ＿１（Ｘ）を求める第２の過程と
   、剰余項Ｅ＿Ｂ＿１（Ｘ）と次の情報ブロックとを加算
   することによりｍビットの加算値Ｆ１（Ｘ）を求める第
   ３の過程と、加算値Ｆ１（Ｘ）に対してｌビット０を付
   加した情報〔Ｆ１（Ｘ）・Ｘ＾ｌ〕を生成多項式Ｇ（Ｘ
   ）で割つた剰余項Ｅ＿Ｆ＿１（Ｘ）を求める第４の過程
   と、第３及び第４の過程と同様の過程を（Ｎ−１）回反
   復して得られた加算値Ｆ＿Ｎ＿−＿１（Ｘ）の上位ｌビ
   ットの内容から前記ｎビット信号列の剰余を求める第５
   の過程とよりなるＢＣＨ符号の符号化或は復号方式。