JPH0648784B2 - Ｂｃｈ符号の復号方法 - Google Patents
Ｂｃｈ符号の復号方法Info
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- JPH0648784B2 JPH0648784B2 JP16505886A JP16505886A JPH0648784B2 JP H0648784 B2 JPH0648784 B2 JP H0648784B2 JP 16505886 A JP16505886 A JP 16505886A JP 16505886 A JP16505886 A JP 16505886A JP H0648784 B2 JPH0648784 B2 JP H0648784B2
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- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 17
- 208000011580 syndromic disease Diseases 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 108010077519 Peptide Elongation Factor 2 Proteins 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はデイジタルデータの伝送・蓄積等に用いられる
ＢＣＨ符号の復号方法に関するものである。
ＢＣＨ符号の復号方法に関するものである。
（ロ）従来の技術 一般にデイジタルデータを伝送する場合、伝送系のＳＮ
比の劣化・歪等に起因して発生するビット誤りに対処す
るために、誤り訂正能力を持つ冗長ビット（以下、誤り
訂正用ビットと称す）を元の情報ビットに付加して送信
し、受信側でこの訂正用ビットを基に誤り位置を検出し
て誤り訂正を行う方法がよく用いられている。この訂正
符号の中でもＢＣＨ符号（Bose-Chaudhuri-Hocquenghe
m）は、訂正用ビットの長さ（ビット数）に対する誤り
訂正能力が高い利点があり、衛星放送のＰＣＭ音声伝
送、国内や米国の自動車電話、コードレス電話、ポケッ
トベル等における信号伝送などに広く用いられている。
比の劣化・歪等に起因して発生するビット誤りに対処す
るために、誤り訂正能力を持つ冗長ビット（以下、誤り
訂正用ビットと称す）を元の情報ビットに付加して送信
し、受信側でこの訂正用ビットを基に誤り位置を検出し
て誤り訂正を行う方法がよく用いられている。この訂正
符号の中でもＢＣＨ符号（Bose-Chaudhuri-Hocquenghe
m）は、訂正用ビットの長さ（ビット数）に対する誤り
訂正能力が高い利点があり、衛星放送のＰＣＭ音声伝
送、国内や米国の自動車電話、コードレス電話、ポケッ
トベル等における信号伝送などに広く用いられている。
このＢＣＨ符号を用いて誤りを訂正する復号方法として
は、受信信号列Ｖ(X)を生成多項式Ｇ(X)で割り、その剰
余項（これをシンドロームと呼ぶ）を求め、このシンド
ロームを基に誤りの有無の判定、誤り位置の算出を行
い、誤り位置に対応するビットの値を反転して訂正する
という手順がとられる。
は、受信信号列Ｖ(X)を生成多項式Ｇ(X)で割り、その剰
余項（これをシンドロームと呼ぶ）を求め、このシンド
ロームを基に誤りの有無の判定、誤り位置の算出を行
い、誤り位置に対応するビットの値を反転して訂正する
という手順がとられる。
従来、このシンドロームを求める方法としては例えば昭
晃堂より昭和５１年７月２０日に発行された「符号理
論」第１１６頁〜第１１７頁に記載されているように、
生成多項式Ｇ(X)に対応させた帰還型のシフトレジスタ
を用い、このシフトレジスタのＬＳＢ（Least Signific
ant Bit）に対応するシフトレジスタへ受信信号Ｖ(X)を
ＭＳＢ（Most Significant Bit）側から１ビットずつ順
次入力させる方法が用いられている。
晃堂より昭和５１年７月２０日に発行された「符号理
論」第１１６頁〜第１１７頁に記載されているように、
生成多項式Ｇ(X)に対応させた帰還型のシフトレジスタ
を用い、このシフトレジスタのＬＳＢ（Least Signific
ant Bit）に対応するシフトレジスタへ受信信号Ｖ(X)を
ＭＳＢ（Most Significant Bit）側から１ビットずつ順
次入力させる方法が用いられている。
第５図は従来のシンドローム算出回路を示す図で、米国
のＡＭＰＳ（Advanced Mobile Phone System）仕様の自
動車電話に用いられているＢＣＨ符号を復号する際に用
いられるシンドローム算出回路を示している。この自動
車電話に用いられているＢＣＨ符号の場合、生成多項式
Ｇ(X)はＧ(X)＝X12＋X10＋Ｘ８＋Ｘ５＋Ｘ４＋Ｘ３＋１
（即ち、訂正用ビット長ｌが１２ビット）であり、また
情報のビット長Ｋは36ビットであるから、受信信号ｎは
ｎ＝Ｋ＋ｌ＝48ビットとなる。斯るＢＣＨ符号はＢＣＨ
（48、36）と表記される。
のＡＭＰＳ（Advanced Mobile Phone System）仕様の自
動車電話に用いられているＢＣＨ符号を復号する際に用
いられるシンドローム算出回路を示している。この自動
車電話に用いられているＢＣＨ符号の場合、生成多項式
Ｇ(X)はＧ(X)＝X12＋X10＋Ｘ８＋Ｘ５＋Ｘ４＋Ｘ３＋１
（即ち、訂正用ビット長ｌが１２ビット）であり、また
情報のビット長Ｋは36ビットであるから、受信信号ｎは
ｎ＝Ｋ＋ｌ＝48ビットとなる。斯るＢＣＨ符号はＢＣＨ
（48、36）と表記される。
また、生成多項式Ｇ(X)の次数が12であるため、シンド
ローム算出回路としては12個の１ビットシフトレジスタ
（Ａ１）〜（Ａ１２）にて構成された12ビットシフトレ
ジスタが用いられる。尚、図中記号はＭＯＤ２の加算
回路を示している。
ローム算出回路としては12個の１ビットシフトレジスタ
（Ａ１）〜（Ａ１２）にて構成された12ビットシフトレ
ジスタが用いられる。尚、図中記号はＭＯＤ２の加算
回路を示している。
次に、斯る回路によるシンドロームの算出手順について
説明する。
説明する。
先ず、初期セットとしてシフトレジスタ（Ａ１）〜（Ａ
１２）をリセットし、その値を全て０にする。然る後、
１クロック毎に受信信号列Ｖ(X)のＭＳＢから順次シフ
トレジスタ（Ａ１）に、シフトレジスタ（Ａ１２）の値
とＭＯＤ２で加算された後入力される。そして、受信信
号列Ｖ(X)のＬＳＢの信号がＬＳＢに対応するシフトレ
ジスタへ入力された時点における各シフトレジスタ（Ａ
１）〜（Ａ１２）の値が求めるシンドローム値となる。
１２）をリセットし、その値を全て０にする。然る後、
１クロック毎に受信信号列Ｖ(X)のＭＳＢから順次シフ
トレジスタ（Ａ１）に、シフトレジスタ（Ａ１２）の値
とＭＯＤ２で加算された後入力される。そして、受信信
号列Ｖ(X)のＬＳＢの信号がＬＳＢに対応するシフトレ
ジスタへ入力された時点における各シフトレジスタ（Ａ
１）〜（Ａ１２）の値が求めるシンドローム値となる。
このような従来のシンドローム算出回路の場合受信信号
をＭＳＢ側から１ビットずつシフトレジスタに入力させ
るので、受信信号Ｖ(X)のビット長ｎに相当する手順を
要し、ビット長ｎが多い場合演算に多大の時間を費し、
高速演算には不利である。
をＭＳＢ側から１ビットずつシフトレジスタに入力させ
るので、受信信号Ｖ(X)のビット長ｎに相当する手順を
要し、ビット長ｎが多い場合演算に多大の時間を費し、
高速演算には不利である。
（ハ）発明が解決しようとする問題点 本発明は、このＢＣＨ符号における剰余の算出手順を改
良し、算出時間を短縮することにより高速演算に適応で
きるＢＣＨ符号の復号方法を提供せんとするものであ
る。
良し、算出時間を短縮することにより高速演算に適応で
きるＢＣＨ符号の復号方法を提供せんとするものであ
る。
（ニ）問題点を解決するための手段 上記目的を達成する本発明の特徴は、ｎビット長の信号
列から剰余を求め、ＢＣＨ符号を復号する方法であっ
て、前記ｎビット信号列を生成多項式Ｇ(X)の次数ｌに
対して2m≧l≧mなる条件を満足するｍビット長の(N+2)
個のブロック に分割する第１の過程と、ＭＳＢ側のｍビット長の第１
情報ブロックＢ１(X)に対してｌビット０を付加した情
報〔Ｂ１(X)・Xl〕を生成多項式Ｇ(X)で割った剰余項Ｅ
Ｂ１(X)を求める第２の過程と、該剰余項ＥＢ１(X)の上
位ｍビットと次の情報ブロックとを加算することにより
ｍビットの加算値Ｆ２(X)を求める第３の過程と、該加
算値Ｆ２(X)に対してｌビット０を付加した情報〔Ｆ
２(X)・Xl〕を生成多項式Ｇ(X)で割った剰余項ＥＦ２(X)
を求める第４の過程と、該剰余項ＥＦ２(X)の上位ｍビ
ットと前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビット及
び情報ブロックＢ３(X)とを加算することによりｍビツ
トの加算値Ｆ３(X)を求める第５の過程と、第４及び第
５の過程と同様の過程を（Ｎ−１）回反復して得られた
加算値FN+1(X)及びFN+2(X)の内容から前記ｎビット信号
列の剰余を求める第６の過程とよりなるＢＣＨ符号の復
号方法にある。
列から剰余を求め、ＢＣＨ符号を復号する方法であっ
て、前記ｎビット信号列を生成多項式Ｇ(X)の次数ｌに
対して2m≧l≧mなる条件を満足するｍビット長の(N+2)
個のブロック に分割する第１の過程と、ＭＳＢ側のｍビット長の第１
情報ブロックＢ１(X)に対してｌビット０を付加した情
報〔Ｂ１(X)・Xl〕を生成多項式Ｇ(X)で割った剰余項Ｅ
Ｂ１(X)を求める第２の過程と、該剰余項ＥＢ１(X)の上
位ｍビットと次の情報ブロックとを加算することにより
ｍビットの加算値Ｆ２(X)を求める第３の過程と、該加
算値Ｆ２(X)に対してｌビット０を付加した情報〔Ｆ
２(X)・Xl〕を生成多項式Ｇ(X)で割った剰余項ＥＦ２(X)
を求める第４の過程と、該剰余項ＥＦ２(X)の上位ｍビ
ットと前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビット及
び情報ブロックＢ３(X)とを加算することによりｍビツ
トの加算値Ｆ３(X)を求める第５の過程と、第４及び第
５の過程と同様の過程を（Ｎ−１）回反復して得られた
加算値FN+1(X)及びFN+2(X)の内容から前記ｎビット信号
列の剰余を求める第６の過程とよりなるＢＣＨ符号の復
号方法にある。
（ホ）作用 本発明によると、信号列を生成多項式にて直接割ること
により剰余を求めずに、信号列を生成多項式の次数ｌに
対して２ｍ≧ｌ≧ｍなる条件を満たすｍビットの複数の
ブロックに分割し、先ず分割されたブロックの内ＭＳＢ
側の第１ブロックにｌビット０を付加した情報を生成多
項式にて割り剰余項を求め、次にこの剰余項の上位ｍビ
ットと次のブロックとを加算し、この加算された情報に
前述と同様にｌビット０を付加した後、生成多項式で割
って、剰余項を求める。更に、この剰余項の上位ｍビッ
トと先の剰余項の下位（ｌ−ｍ）ビット及び次の情報ブ
ロックを加算する。
により剰余を求めずに、信号列を生成多項式の次数ｌに
対して２ｍ≧ｌ≧ｍなる条件を満たすｍビットの複数の
ブロックに分割し、先ず分割されたブロックの内ＭＳＢ
側の第１ブロックにｌビット０を付加した情報を生成多
項式にて割り剰余項を求め、次にこの剰余項の上位ｍビ
ットと次のブロックとを加算し、この加算された情報に
前述と同様にｌビット０を付加した後、生成多項式で割
って、剰余項を求める。更に、この剰余項の上位ｍビッ
トと先の剰余項の下位（ｌ−ｍ）ビット及び次の情報ブ
ロックを加算する。
斯る動作を複数回反復することにより得られた加算値情
報の内容から前記信号列の剰余を求める。
報の内容から前記信号列の剰余を求める。
（ヘ）実施例 本発明では先ずｎビットの信号列の内、（ｎ−ｌ）ビッ
ト長の情報ビットを２ｍ≧ｌ≧ｍなる条件を満たすｍビ
ット長のＮ個 のブロックに分割する（第１図参照）。このとき、 が整数とならなければ、ブロック数Ｎを となし、ＭＳＢ側の第１ブロックのＭＳＢ側から の剰余値）個Ｏの値を補足してＮ個のブロックを構成す
る。また、訂正用ビットはｍビット長の上位ブロックと
（ｌ−ｍ）ビット長の下位ブロックで構成される。尚、
下位ブロックではＬＳＢ側にＯを補足してｍビット長と
する。
ト長の情報ビットを２ｍ≧ｌ≧ｍなる条件を満たすｍビ
ット長のＮ個 のブロックに分割する（第１図参照）。このとき、 が整数とならなければ、ブロック数Ｎを となし、ＭＳＢ側の第１ブロックのＭＳＢ側から の剰余値）個Ｏの値を補足してＮ個のブロックを構成す
る。また、訂正用ビットはｍビット長の上位ブロックと
（ｌ−ｍ）ビット長の下位ブロックで構成される。尚、
下位ブロックではＬＳＢ側にＯを補足してｍビット長と
する。
そして、斯るブロック単位で処理を行うのであるが、そ
の際ｍビット情報Ｂ(X)をアドレスとして、この情報Ｂ
(X)にｌビットＯを付加したｍ＋ｌビット情報〔B(X)・
Xl〕を生成多項式Ｇ(X)で割ったときのｌビット長の剰
余項ＥＢ(X)が格納されたＲＯＭテーブルを用いる。
の際ｍビット情報Ｂ(X)をアドレスとして、この情報Ｂ
(X)にｌビットＯを付加したｍ＋ｌビット情報〔B(X)・
Xl〕を生成多項式Ｇ(X)で割ったときのｌビット長の剰
余項ＥＢ(X)が格納されたＲＯＭテーブルを用いる。
斯るＲＯＭテーブルへのデータ格納方法について第２図
を参照して説明する。
を参照して説明する。
前述したように生成多項式の次数がｌのとき、この生成
多項式にてｎビットの信号列を割ったときの剰余項はｌ
ビットとなる。本発明は斯るｌビットの剰余項を上位の
ｍビットと下位のｌ−ｍビットに分けてＲＯＭテーブル
に格納する。
多項式にてｎビットの信号列を割ったときの剰余項はｌ
ビットとなる。本発明は斯るｌビットの剰余項を上位の
ｍビットと下位のｌ−ｍビットに分けてＲＯＭテーブル
に格納する。
即ち、情報ビットＢ(X)のＬＳＢ側にＯを付加したビッ
ト列をアドレスとし、これに対応するデータとしては剰
余項ＥＢ(X)の上位ｍビット、ＥＢ(X)Hが格納される。
また、情報ビツトＢ(X)のＬＳＢ側に１を付加したビッ
ト列をアドレスとし、これに対応するデータとしては剰
余項ＥＢ(X)の下位ｌ−ｍビット、ＥＢ(X)Lが格納され
る。尚、このＥＢ(X)Lについては、第２図に示すように
剰余項ＥＢ(X)の下位（ｌ−ｍ）ビット列のＬＳＢ側に
更に（２ｍ−ｌ）ビット０を付加し、ｍビットのデータ
とする。
ト列をアドレスとし、これに対応するデータとしては剰
余項ＥＢ(X)の上位ｍビット、ＥＢ(X)Hが格納される。
また、情報ビツトＢ(X)のＬＳＢ側に１を付加したビッ
ト列をアドレスとし、これに対応するデータとしては剰
余項ＥＢ(X)の下位ｌ−ｍビット、ＥＢ(X)Lが格納され
る。尚、このＥＢ(X)Lについては、第２図に示すように
剰余項ＥＢ(X)の下位（ｌ−ｍ）ビット列のＬＳＢ側に
更に（２ｍ−ｌ）ビット０を付加し、ｍビットのデータ
とする。
次に、本発明における剰余の算出手順の原理について第
３図を参照して説明する。尚、第３図において、Ｎ個に
分割された各情報ブロックの内容をＢ１(X)〜ＢＮ(X)、
また２分割された訂正用ビットの各ブロックの内容をＨ
１(X)、Ｈ２(X)と表記する。
３図を参照して説明する。尚、第３図において、Ｎ個に
分割された各情報ブロックの内容をＢ１(X)〜ＢＮ(X)、
また２分割された訂正用ビットの各ブロックの内容をＨ
１(X)、Ｈ２(X)と表記する。
先ず、ＭＳＢ側の第１ブロックＢ１(X)に対してＲＯＭ
テーブルを参照して剰余項ＥＢ１(X)を求める。
テーブルを参照して剰余項ＥＢ１(X)を求める。
次に、斯る剰余項の上位ｍビットＥＢ１(X)Ｈの内容と
情報ビットの第２ブロックＢ２(X)のｍビットの内容と
をＭＯＤ２で加算を行うことにより加算値Ｆ２(X)を求
める。
情報ビットの第２ブロックＢ２(X)のｍビットの内容と
をＭＯＤ２で加算を行うことにより加算値Ｆ２(X)を求
める。
ところで、斯る加算値Ｆ２(X)は情報ビットの第１ブロ
ックＢ１(X)から第３ブロックＢ３(X)で構成される３ｍ
ビット列信号に対し、これを生成多項式Ｇ(X)で割算処
理を行う過程で得られる値であり、また第３ブロックＢ
３(X)の内容と前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビ
ットＥＢ１(X)ＬとをＭＯＤ２で加算した加算値をＢ′
３(X)と表記する。尚、第３図(a)に示す信号列に対する
剰余項は第３図(b)に示す信号列に対する剰余項とは等
しい。
ックＢ１(X)から第３ブロックＢ３(X)で構成される３ｍ
ビット列信号に対し、これを生成多項式Ｇ(X)で割算処
理を行う過程で得られる値であり、また第３ブロックＢ
３(X)の内容と前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビ
ットＥＢ１(X)ＬとをＭＯＤ２で加算した加算値をＢ′
３(X)と表記する。尚、第３図(a)に示す信号列に対する
剰余項は第３図(b)に示す信号列に対する剰余項とは等
しい。
次に、上記加算値Ｆ２(X)に対する剰余項ＥＦ２(X)をＲ
ＯＭテーブルを参照して求め、これの上位ｍビットＥＦ
２(X)ＨとＢ′３(X)とを加算してＦ３(X)を求める。ま
た、剰余項ＥＦ２(X)の下位ＥＦ２(X)Ｌと第４ブロック
Ｂ４(X)との加算値をＢ′４(X)と表記すると、第３図
(c)に対する剰余値は、前述と同様に第３図(b)に示す符
号列に対する剰余値と等しくなる。
ＯＭテーブルを参照して求め、これの上位ｍビットＥＦ
２(X)ＨとＢ′３(X)とを加算してＦ３(X)を求める。ま
た、剰余項ＥＦ２(X)の下位ＥＦ２(X)Ｌと第４ブロック
Ｂ４(X)との加算値をＢ′４(X)と表記すると、第３図
(c)に対する剰余値は、前述と同様に第３図(b)に示す符
号列に対する剰余値と等しくなる。
このような手順を繰り返すと、(i-1)番目の手順では、 Ｆｉ(X)＝Ｂｉ(X)EFi-1(X)ＨEFi-2(X)Ｌが得られ、
N-1番目の手順でＦＮ(X)が得られる。
N-1番目の手順でＦＮ(X)が得られる。
尚、記号はＭＯＤ２の加算を示す。
Ｂ′N+1(X)＝Ｈ１(X)EFN-1(X)Ｌ と表記すると、元の符号列に対する剰余値は第３図(d)
の符号列の剰余値と等しい。
の符号列の剰余値と等しい。
次に、ＦＮ(X)に対する剰余項ＥＦＮ(X)を求め、これの
上位ＥＦＮ(X)とＢ′N+1(X)、及び下位ＥＦＮ(X)とＨ２
(X)との加算値を各々求め、これを各々FN+1(X)、F
N+1(X)と表記すると、この２ブロックから得られる内容
が、元の符号列に対する剰余値となる。
上位ＥＦＮ(X)とＢ′N+1(X)、及び下位ＥＦＮ(X)とＨ２
(X)との加算値を各々求め、これを各々FN+1(X)、F
N+1(X)と表記すると、この２ブロックから得られる内容
が、元の符号列に対する剰余値となる。
第４図は本発明を達成する回路の一実施例を示す図であ
る。尚、ＢＣＨ符号として、従来と同様にＢＣＨ（48、3
6）を用いて説明する。従って、各ブロックは８ビット
にて構成されており、符号長ｎ＝48ビット、訂正ビット
長ｌ＝12ビットである為、情報ビットは、Ｎ＝５ブロッ
クで構成され第１ブロックのＭＳＢ側４ビットにＯが補
足、又訂正ビットの下位ブロック（第７ブロック）では
ＬＳＢ側の４ビットにＯが補足される。第４図において
(1)は分割された７ブロックの各ブロックのビツト列が
所定のアドレスに格納されたワード長Ｗ＝８のＲＡＭで
ある。(2)は前記８ビット情報のビット内容に対し、こ
れにＬＳＢ側に１２ビットＯを付加した２０ビット情報
を生成多項式Ｇ(X)で割ったときの剰余項データが格納
されたＲＯＭテーブルであり、ワード長は８ビットのも
のを用いている。
る。尚、ＢＣＨ符号として、従来と同様にＢＣＨ（48、3
6）を用いて説明する。従って、各ブロックは８ビット
にて構成されており、符号長ｎ＝48ビット、訂正ビット
長ｌ＝12ビットである為、情報ビットは、Ｎ＝５ブロッ
クで構成され第１ブロックのＭＳＢ側４ビットにＯが補
足、又訂正ビットの下位ブロック（第７ブロック）では
ＬＳＢ側の４ビットにＯが補足される。第４図において
(1)は分割された７ブロックの各ブロックのビツト列が
所定のアドレスに格納されたワード長Ｗ＝８のＲＡＭで
ある。(2)は前記８ビット情報のビット内容に対し、こ
れにＬＳＢ側に１２ビットＯを付加した２０ビット情報
を生成多項式Ｇ(X)で割ったときの剰余項データが格納
されたＲＯＭテーブルであり、ワード長は８ビットのも
のを用いている。
このＲＯＭへのデータの格納方法は前記８ビット情報の
ＬＳＢ側にＯを１ビット付加した９ビット信号列をアド
レスとし、これに対応する剰余項の上位８ビットの内容
をデータとして格納し、又前記８ビット情報のＬＳＢ側
に１ビット付加した９ビット信号列をアドレスとし、前
記剰余項の下位４ビットの内容をデータとして格納す
る。ここで斯る４ビットデータの格納方法は、剰余項と
情報ブロックとの加算の便宜を配慮して、該４ビットデ
ータのＬＳＢ側にＯを４ビット付加した８ビット長のデ
ータとして格納しておく。
ＬＳＢ側にＯを１ビット付加した９ビット信号列をアド
レスとし、これに対応する剰余項の上位８ビットの内容
をデータとして格納し、又前記８ビット情報のＬＳＢ側
に１ビット付加した９ビット信号列をアドレスとし、前
記剰余項の下位４ビットの内容をデータとして格納す
る。ここで斯る４ビットデータの格納方法は、剰余項と
情報ブロックとの加算の便宜を配慮して、該４ビットデ
ータのＬＳＢ側にＯを４ビット付加した８ビット長のデ
ータとして格納しておく。
（３−１）（３−２）（３−３）はＲＯＭテーブル(2)
からの出力をラッチするラッチ回路でありラッチ回路
（３−１）は剰余項の上位ブロックの内容、ラッチ回路
（３−２）は下位ブロックの内容をラッチする。又ラッ
チ回路（３−３）はラッチ回路（３−２）の内容をラッ
チする。
からの出力をラッチするラッチ回路でありラッチ回路
（３−１）は剰余項の上位ブロックの内容、ラッチ回路
（３−２）は下位ブロックの内容をラッチする。又ラッ
チ回路（３−３）はラッチ回路（３−２）の内容をラッ
チする。
(4)は、ＲＡＭ(1)から読み出されたブロック単位の情報
（入力Ｉ）とラッチ回路（３−２）（入力II）及び（３
−３）（入力III）の出力とをＭＯＤ２を加算する加算
器である。又、(5)はＲＡＭ(1)のアドレス並びにラッチ
回路（３−１）（３−２）（３−３）のラッチタイミン
グを制御する制御回路である。又(6)は加算器(4)の内容
をラッチする回路である。次に動作について説明する。
（入力Ｉ）とラッチ回路（３−２）（入力II）及び（３
−３）（入力III）の出力とをＭＯＤ２を加算する加算
器である。又、(5)はＲＡＭ(1)のアドレス並びにラッチ
回路（３−１）（３−２）（３−３）のラッチタイミン
グを制御する制御回路である。又(6)は加算器(4)の内容
をラッチする回路である。次に動作について説明する。
ラッチ回路（３−１）（３−２）（３−３）が初期リセ
ットされ、制御回路(5)にてアドレス１が指定される
と、ＲＡＭ(1)に格納された第１ブロックの情報Ｂ１(X)
が選択され、加算器(4)の入力端子Ｉに入力される。こ
のとき、上述のようにラッチ回路（３−１）（３−２）
（３−３）は初期リセットされているので、加算器(4)
の出力はＢ１(X)となる。
ットされ、制御回路(5)にてアドレス１が指定される
と、ＲＡＭ(1)に格納された第１ブロックの情報Ｂ１(X)
が選択され、加算器(4)の入力端子Ｉに入力される。こ
のとき、上述のようにラッチ回路（３−１）（３−２）
（３−３）は初期リセットされているので、加算器(4)
の出力はＢ１(X)となる。
ＲＯＭテーブル(2)の出力は、情報Ｂ１(X)をアドレスと
する剰余項ＥＢ１(X)であり、次に制御回路(5)の値がア
ドレス１からアドレス２に歩進するタイミングで、ラッ
チ回路（３−１）には剰余項の上位の内容が（３−２）
には下位の内容がラッチされるように動作する。
する剰余項ＥＢ１(X)であり、次に制御回路(5)の値がア
ドレス１からアドレス２に歩進するタイミングで、ラッ
チ回路（３−１）には剰余項の上位の内容が（３−２）
には下位の内容がラッチされるように動作する。
このとき、ＲＡＭ(1)ではアドレス２に対応する情報Ｂ
２(X)が選択され、加算器(4)の入力端子Ｉに印加され
る。又、入力端子IIにはラッチ回路（３−１）の内容
（ＥＢ１(X)Ｈ）が印加される。又、入力端子IIIの入力
は、この時点ではラッチ回路（３−３）はリセットされ
た状態のままであり、Ｏである。従って、加算器(4)の
出力Ｆ２(X)＝Ｂ１(X)＋ＥＢ１(X)Ｈとなる。
２(X)が選択され、加算器(4)の入力端子Ｉに印加され
る。又、入力端子IIにはラッチ回路（３−１）の内容
（ＥＢ１(X)Ｈ）が印加される。又、入力端子IIIの入力
は、この時点ではラッチ回路（３−３）はリセットされ
た状態のままであり、Ｏである。従って、加算器(4)の
出力Ｆ２(X)＝Ｂ１(X)＋ＥＢ１(X)Ｈとなる。
次に、制御回路(5)の値がアドレス２からアドレス３に
歩進するタイミングでラッチ回路（３−１）には剰余項
ＥＦ２(X)Ｈ、ラッチ回路（３−２）にはＥＦ２(X)Ｌが
ラッチされる。又、ラッチ回路（３−３）にはラッチ回
路（３−２）の前内容である剰余項ＥＢ１(X)Ｌがラッ
チされる。従って、加算器の出力Ｆ３(X)は Ｆ３(X)＝Ｂ３(X)ＥＦ２(X)ＨＥＢ１(X)Ｌ となる。
歩進するタイミングでラッチ回路（３−１）には剰余項
ＥＦ２(X)Ｈ、ラッチ回路（３−２）にはＥＦ２(X)Ｌが
ラッチされる。又、ラッチ回路（３−３）にはラッチ回
路（３−２）の前内容である剰余項ＥＢ１(X)Ｌがラッ
チされる。従って、加算器の出力Ｆ３(X)は Ｆ３(X)＝Ｂ３(X)ＥＦ２(X)ＨＥＢ１(X)Ｌ となる。
以下、同様の動作を繰り返し、制御回路(5)にてアドレ
ス６が指定されるタイミングでは加算器の出力としては Ｆ６(X)＝Ｈ１(X)ＥＦ５(X)ＨＥＦ４(X)Ｌ が得られる。
ス６が指定されるタイミングでは加算器の出力としては Ｆ６(X)＝Ｈ１(X)ＥＦ５(X)ＨＥＦ４(X)Ｌ が得られる。
次に、制御回路(5)にてアドレス７が指定されるタイミ
ングで、加算器(4)の内容をラッチ回路(6)にラッチし、
又、ラッチ回路（３−１）をリセットする動作を行う。
ングで、加算器(4)の内容をラッチ回路(6)にラッチし、
又、ラッチ回路（３−１）をリセットする動作を行う。
このとき加算器の出力は、訂正ビットの下位ブロックＢ
７(X)＝Ｈ２(X)とラッチ回路（３−３）の内容ＥＦ
５(X)Ｌの加算値となる。所望の48ビット符号に対する
剰余は前記ラッチ回路(6)の内容を上位ビットとし、加
算器(4)の内容を下位ビットとして得られるビット列と
して求まる。
７(X)＝Ｈ２(X)とラッチ回路（３−３）の内容ＥＦ
５(X)Ｌの加算値となる。所望の48ビット符号に対する
剰余は前記ラッチ回路(6)の内容を上位ビットとし、加
算器(4)の内容を下位ビットとして得られるビット列と
して求まる。
（ト）発明の効果 本発明に依れば、ｎビット長の信号列から剰余を求め、
ＢＣＨ符号を復号する方法であって、前記ｎビット信号
列を生成多項式Ｇ(X)の次数ｌに対して２ｍ≧ｌ≧ｍな
る条件を満足するｍビット長の（Ｎ＋２）個のブロック に分割する第１の過程と、ＭＳＢ側のｍビット長の第１
情報ブロックＢ１(X)に対してｌビットＯを付加した情
報〔Ｂ１(X)・Ｘｌ〕を生成多項式Ｇ(X)で割った剰余項
ＥＢ１(X)を求める第２の過程と、該剰余項ＥＢ１(X)の
上位ｍビットと次の情報ブロックとを加算することによ
りｍビットの加算値Ｆ２(X)を求める第３の過程と、該
加算値Ｆ２(X)に対してｌビットＯを付加した情報〔Ｆ
２(X)・Ｘｌ〕を生成多項式Ｇ(X)で割った剰余項ＥＦ２
(X)を求める第４の過程と、該剰余項ＥＦ２(X)の上位ｍ
ビットと前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビット
及び情報ブロックＢ３(X)とを加算することによりｍビ
ットの加算値Ｆ３(X)を求める第５の過程と、第４及び
第５の過程と同様の過程を（Ｎ−１）回反復して得られ
た加算値FN+1(X )及びFN+2(X)の内容から前記ｎビット
信号列の剰余を求める第６の過程とを有するので、従来
の復号時における剰余算出と比較して演算時間を大幅に
短縮することが出来る。
ＢＣＨ符号を復号する方法であって、前記ｎビット信号
列を生成多項式Ｇ(X)の次数ｌに対して２ｍ≧ｌ≧ｍな
る条件を満足するｍビット長の（Ｎ＋２）個のブロック に分割する第１の過程と、ＭＳＢ側のｍビット長の第１
情報ブロックＢ１(X)に対してｌビットＯを付加した情
報〔Ｂ１(X)・Ｘｌ〕を生成多項式Ｇ(X)で割った剰余項
ＥＢ１(X)を求める第２の過程と、該剰余項ＥＢ１(X)の
上位ｍビットと次の情報ブロックとを加算することによ
りｍビットの加算値Ｆ２(X)を求める第３の過程と、該
加算値Ｆ２(X)に対してｌビットＯを付加した情報〔Ｆ
２(X)・Ｘｌ〕を生成多項式Ｇ(X)で割った剰余項ＥＦ２
(X)を求める第４の過程と、該剰余項ＥＦ２(X)の上位ｍ
ビットと前記剰余項ＥＢ１(X)の下位（ｌ−ｍ）ビット
及び情報ブロックＢ３(X)とを加算することによりｍビ
ットの加算値Ｆ３(X)を求める第５の過程と、第４及び
第５の過程と同様の過程を（Ｎ−１）回反復して得られ
た加算値FN+1(X )及びFN+2(X)の内容から前記ｎビット
信号列の剰余を求める第６の過程とを有するので、従来
の復号時における剰余算出と比較して演算時間を大幅に
短縮することが出来る。
第１図は信号列をＮ＋２個のブロックに分割する過程を
説明するのに供する図で、同図(a)はｎビット信号列を
示す図、同図(b)は分割後の信号列を示す図、第２図は
ＲＯＭへのデータ格納方法を説明するのに供する図、第
３図は本発明の原理を示す図、第４図は本発明の一実施
例を示す図、第５図は従来例を示す図である。 (1)……ＲＡＭ、(2)……ＲＯＭ、（３−１）（３−２）
（３−３）(6)……ラッチ回路、(4)……加算器、(5)…
…制御回路。
説明するのに供する図で、同図(a)はｎビット信号列を
示す図、同図(b)は分割後の信号列を示す図、第２図は
ＲＯＭへのデータ格納方法を説明するのに供する図、第
３図は本発明の原理を示す図、第４図は本発明の一実施
例を示す図、第５図は従来例を示す図である。 (1)……ＲＡＭ、(2)……ＲＯＭ、（３−１）（３−２）
（３−３）(6)……ラッチ回路、(4)……加算器、(5)…
…制御回路。
Claims (1)
- 【請求項１】ｎビット長の信号列から生成多項式によっ
て剰余を求め、ＢＣＨ符号の復号する方法であって、 前記ｎビット信号列を生成多項式Ｇ(X)の次数ｌに対し
て2m≧l≧mなる条件を満足するｍビット長の(N+2)個の
ブロック に分割する第１の過程と、 ＭＳＢ側のｍビット長の第１情報ブロックＢ１(X)に対
してｌビット０を付加した情報〔Ｂ１(X)・Ｘｌ〕を生
成多項式Ｇ(X)で割った剰余項ＥＢ１(X)を求める第２の
過程と、 該剰余項ＥＢ１(X)の上位ｍビットと次の情報ブロック
とを加算することによりｍビットの加算値Ｆ２(X)を求
める第３の過程と、 該加算値Ｆ２(X)に対してｌビット０を付加した情報
〔Ｆ２(X)・Ｘｌ〕を生成多項式Ｇ(X)で割った剰余項Ｅ
Ｆ２(X)を求める第４の過程と、 該剰余項ＥＦ２(X)の上位ｍビットと前記剰余項ＥＢ
１(X)の下位(l-m)ビット及び情報ブロックＢ３(X)とを
加算することによりｍビットの加算値Ｆ３(X)を求める
第５の過程と、 第４及び第５の過程と同様の過程を(N-1)回反復して得
られた加算値FN+1(X)及びFN+2(X)の内容から前記ｎビッ
ト信号列の剰余を求める第６の過程と よりなるＢＣＨ符号の復号方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16505886A JPH0648784B2 (ja) | 1986-07-14 | 1986-07-14 | Ｂｃｈ符号の復号方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16505886A JPH0648784B2 (ja) | 1986-07-14 | 1986-07-14 | Ｂｃｈ符号の復号方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319922A JPS6319922A (ja) | 1988-01-27 |
| JPH0648784B2 true JPH0648784B2 (ja) | 1994-06-22 |
Family
ID=15805047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16505886A Expired - Lifetime JPH0648784B2 (ja) | 1986-07-14 | 1986-07-14 | Ｂｃｈ符号の復号方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648784B2 (ja) |
-
1986
- 1986-07-14 JP JP16505886A patent/JPH0648784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319922A (ja) | 1988-01-27 |
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