JPS6253086B2 - - Google Patents
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- JPS6253086B2 JPS6253086B2 JP57079083A JP7908382A JPS6253086B2 JP S6253086 B2 JPS6253086 B2 JP S6253086B2 JP 57079083 A JP57079083 A JP 57079083A JP 7908382 A JP7908382 A JP 7908382A JP S6253086 B2 JPS6253086 B2 JP S6253086B2
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- gate
- command signal
- input terminal
- circuit
- clock signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Software Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は、クロツク信号により制御されて動作
ステツプを進める第１のデイジタル回路と、転送
指令信号により制御されて第１のデイジタル回路
の状態量を一時的に記憶する中間記憶回路と、ク
ロツク信号に対して非同期の読取指令信号により
制御されて中間記憶回路の状態量を読取る第２の
デイジタル回路とを含んでおり、第１のデイジタ
ル回路から一義的な情報を読出すために用いられ
る装置に関する。
ステツプを進める第１のデイジタル回路と、転送
指令信号により制御されて第１のデイジタル回路
の状態量を一時的に記憶する中間記憶回路と、ク
ロツク信号に対して非同期の読取指令信号により
制御されて中間記憶回路の状態量を読取る第２の
デイジタル回路とを含んでおり、第１のデイジタ
ル回路から一義的な情報を読出すために用いられ
る装置に関する。
互いに非同期すなわち時間的に互いに無関係に
作動するデイジタル回路たとえばマイクロプロセ
ツサの間で転送要求および確認信号（たとえば
STROBE およびACKNOWLEDGE）または転
送遅延信号（たとえばWAIT READY）なしに、
またはより高い周波数のクロツクで制御される同
期化回路なしに情報の交換が行なわれる場合、一
方のデイジタル回路で情報が変化している最中に
他方のデイジタル回路による情報読取りが行なわ
れ、それにより誤つた情報が読出される可能性が
ある。
作動するデイジタル回路たとえばマイクロプロセ
ツサの間で転送要求および確認信号（たとえば
STROBE およびACKNOWLEDGE）または転
送遅延信号（たとえばWAIT READY）なしに、
またはより高い周波数のクロツクで制御される同
期化回路なしに情報の交換が行なわれる場合、一
方のデイジタル回路で情報が変化している最中に
他方のデイジタル回路による情報読取りが行なわ
れ、それにより誤つた情報が読出される可能性が
ある。
この問題はたとえば、クロツク信号により制御
されて動作ステツプを進める第１のデイジタル回
路から任意の時点で第１のデイジタル回路に対し
て非同期の第２のデイジタル回路へ状態量を転送
する場合に生ずる。ここで、デイジタル回路とは
一般的に可変状態（状態量）を記憶する能力をも
つ論理回路たとえばカウンタ、レジスタ、マイク
ロプロセツサなどを指している。
されて動作ステツプを進める第１のデイジタル回
路から任意の時点で第１のデイジタル回路に対し
て非同期の第２のデイジタル回路へ状態量を転送
する場合に生ずる。ここで、デイジタル回路とは
一般的に可変状態（状態量）を記憶する能力をも
つ論理回路たとえばカウンタ、レジスタ、マイク
ロプロセツサなどを指している。
デイジタル回路では論理レベル“１”から
“０”への移行および“０”から“１”への移行
に若干の時間を要し、移行時間は場合により異な
り得る。たとえばｎチヤネルMOSスイツチング
回路では、“０”から“１”への移行時間は一般
に“１”から“０”への移行時間よりも長い。
“０”への移行および“０”から“１”への移行
に若干の時間を要し、移行時間は場合により異な
り得る。たとえばｎチヤネルMOSスイツチング
回路では、“０”から“１”への移行時間は一般
に“１”から“０”への移行時間よりも長い。
上記の問題は従来、第１のデイジタル回路と第
２のデイジタル回路との間に中間記憶回路たとえ
ばＤフリツプフロツプまたはマスター・スレーブ
形フリツプフロツプを挿入しておき、第１のデイ
ジタル回路の状態量を、第１のデイジタル回路に
与えられるクロツク信号の非アクテイブ期間中に
中間記憶回路に転送し、クロツク信号のアクテイ
ブ期間中は中間記憶回路に記憶させておくことに
より部分的に解決された。このような装置は、第
１のデイジタル回路の動作ステツプを進めるため
のクロツク信号がインバータを介して、中間記憶
回路への第１のデイジタル回路の状態量の転送を
指令する信号として中間記憶回路に与えられるよ
うに構成されている。
２のデイジタル回路との間に中間記憶回路たとえ
ばＤフリツプフロツプまたはマスター・スレーブ
形フリツプフロツプを挿入しておき、第１のデイ
ジタル回路の状態量を、第１のデイジタル回路に
与えられるクロツク信号の非アクテイブ期間中に
中間記憶回路に転送し、クロツク信号のアクテイ
ブ期間中は中間記憶回路に記憶させておくことに
より部分的に解決された。このような装置は、第
１のデイジタル回路の動作ステツプを進めるため
のクロツク信号がインバータを介して、中間記憶
回路への第１のデイジタル回路の状態量の転送を
指令する信号として中間記憶回路に与えられるよ
うに構成されている。
しかし、このような装置では、中間記憶回路の
状態量が変化している最中に第２のデイジタル回
路による読取りが行なわれる可能性がある。
状態量が変化している最中に第２のデイジタル回
路による読取りが行なわれる可能性がある。
さらに改良された装置では、第１のデイジタル
回路の動作ステツプを進めるクロツク信号と第２
のデイジタル回路による中間記憶回路の状態量の
読取りを指令する読取指令信号とが同時に非アク
テイブである時に限つて中間記憶回路への第１の
デイジタル回路の状態量の転送が行なわれる。こ
れはたとえば入力側にクロツク信号および読取指
令信号を与えられるノアゲートの出力端から第１
のデイジタル回路から中間記憶回路への状態量の
転送を指令する転送指令信号を取出すことにより
実現される。
回路の動作ステツプを進めるクロツク信号と第２
のデイジタル回路による中間記憶回路の状態量の
読取りを指令する読取指令信号とが同時に非アク
テイブである時に限つて中間記憶回路への第１の
デイジタル回路の状態量の転送が行なわれる。こ
れはたとえば入力側にクロツク信号および読取指
令信号を与えられるノアゲートの出力端から第１
のデイジタル回路から中間記憶回路への状態量の
転送を指令する転送指令信号を取出すことにより
実現される。
この装置では、クロツク信号が非アクテイブに
なつてから読取指令信号がアクテイブになるまで
の時間が第１のデイジタル回路から中間記憶回路
への正しい状態量転送を保証するには短過ぎて誤
りを生ずる可能性がある。
なつてから読取指令信号がアクテイブになるまで
の時間が第１のデイジタル回路から中間記憶回路
への正しい状態量転送を保証するには短過ぎて誤
りを生ずる可能性がある。
前記の問題のもう１つの解決策として、第１の
デイジタル回路の状態量の読取りを複数回行な
い、個々の読取値の一致をチエツクする方法があ
る。時間的に相次ぐ２つの読取値が一致していれ
ば、正しい読取りが行なわれたものとみなされ
る。この方法は、クロツク信号の２つのパルスの
時間間隔が読取およびチエツク操作に必要な時間
よりも長い場合に限つて、正しい結果を与える。
さらに他の解決策として、第１のデイジタル回路
の状態量の転送に先立つて、その動作ステツプを
進めるクロツク信号を阻止して状態量が変化しな
いようにする方法も知られている。しかし、この
方法では、種々の原因による誤りが生じ得る。た
とえば、クロツク信号が阻止により短縮されて、
第１のデイジタル回路にステツプ動作を行なわせ
得なかつたり、クロツク信号が２つ以上のクロツ
ク信号に分割されて、第１のデイジタル回路に２
回以上のステツプ動作を行なわせたりする可能性
がある。さらに、クロツク信号が喪失する可能性
がある。
デイジタル回路の状態量の読取りを複数回行な
い、個々の読取値の一致をチエツクする方法があ
る。時間的に相次ぐ２つの読取値が一致していれ
ば、正しい読取りが行なわれたものとみなされ
る。この方法は、クロツク信号の２つのパルスの
時間間隔が読取およびチエツク操作に必要な時間
よりも長い場合に限つて、正しい結果を与える。
さらに他の解決策として、第１のデイジタル回路
の状態量の転送に先立つて、その動作ステツプを
進めるクロツク信号を阻止して状態量が変化しな
いようにする方法も知られている。しかし、この
方法では、種々の原因による誤りが生じ得る。た
とえば、クロツク信号が阻止により短縮されて、
第１のデイジタル回路にステツプ動作を行なわせ
得なかつたり、クロツク信号が２つ以上のクロツ
ク信号に分割されて、第１のデイジタル回路に２
回以上のステツプ動作を行なわせたりする可能性
がある。さらに、クロツク信号が喪失する可能性
がある。
さらに別の解決策として、中間記憶回路への第
１のデイジタル回路の状態量の転送を制御する目
的で外来転送指令信号を中間記憶回路に与える方
法もある。しかし、この方法では、第１のデイジ
タル回路の状態量が外来転送指令信号に基づく転
送の最中に変化して、有効でない値が転送される
可能性がある。
１のデイジタル回路の状態量の転送を制御する目
的で外来転送指令信号を中間記憶回路に与える方
法もある。しかし、この方法では、第１のデイジ
タル回路の状態量が外来転送指令信号に基づく転
送の最中に変化して、有効でない値が転送される
可能性がある。
以上にあげた解決策を組合わせても、任意の時
点で第１のデイジタル回路の状態量を第２のデイ
ジタル回路に常に正しく読出すことは不可能であ
る。
点で第１のデイジタル回路の状態量を第２のデイ
ジタル回路に常に正しく読出すことは不可能であ
る。
本発明の目的は、時間的に互いに無関係に作動
するデイジタル回路間で一義的な情報の読出しを
可能にする装置を提供することである。
するデイジタル回路間で一義的な情報の読出しを
可能にする装置を提供することである。
この目的は、本発明によれば、冒頭に記載した
種類の装置において、少なくとも２つのゲートか
ら成り交さ接続されたゲート回路が設けられてお
り、第１のゲートの１つの入力端にクロツク信号
が与えられ、また第２のゲートの１つの入力端に
読取指令信号が与えられており、中間記憶回路に
与えられる転送指令信号が第１のゲートの出力端
から取出されていることを特徴とする装置により
達成される。それにより、それぞれ互いに非同期
のクロツク信号または読取指令信号により制御さ
れて時間的に互に無関係に作動する第１のデイジ
タル回路から第２のデイジタル回路への情報読出
しを任意の時点で誤りなく行なうことが可能にな
る。
種類の装置において、少なくとも２つのゲートか
ら成り交さ接続されたゲート回路が設けられてお
り、第１のゲートの１つの入力端にクロツク信号
が与えられ、また第２のゲートの１つの入力端に
読取指令信号が与えられており、中間記憶回路に
与えられる転送指令信号が第１のゲートの出力端
から取出されていることを特徴とする装置により
達成される。それにより、それぞれ互いに非同期
のクロツク信号または読取指令信号により制御さ
れて時間的に互に無関係に作動する第１のデイジ
タル回路から第２のデイジタル回路への情報読出
しを任意の時点で誤りなく行なうことが可能にな
る。
クロツク時間の短いデイジタル回路が用いられ
る場合、読取指令信号のアクテイブ期間の終了と
その次回アクテイブ期間の開始との間の時間が、
第１のデイジタル回路に与えられるクロツク信号
のアクテイブ期間の継続時間と中間記憶回路に第
１のデイジタル回路の状態を転送するために必要
な転送時間との和よりも長く選定されていること
は有利である。
る場合、読取指令信号のアクテイブ期間の終了と
その次回アクテイブ期間の開始との間の時間が、
第１のデイジタル回路に与えられるクロツク信号
のアクテイブ期間の継続時間と中間記憶回路に第
１のデイジタル回路の状態を転送するために必要
な転送時間との和よりも長く選定されていること
は有利である。
上記の時間条件により読取または転送までの待
ち時間が不必要に長くなるのを避けるため、クロ
ツク信号が微分回路を経て第１のデイジタル回路
に与えられることは有利である。
ち時間が不必要に長くなるのを避けるため、クロ
ツク信号が微分回路を経て第１のデイジタル回路
に与えられることは有利である。
本発明の他の有利な実施態様は特許請求の範囲
第４項以下にあげられている。
第４項以下にあげられている。
以下、図面により本発明を一層詳細に説明す
る。
る。
第１図には本発明による装置の第１の実施例が
示されており、第１のデイジタル回路１たとえば
カウンタはクロツク信号Ｔにより制御されて動作
ステツプを進める。第１のデイジタル回路１の状
態量またはデータはデータ導線４を経て中間記憶
回路２に与えられる。中間記憶回路２はフリツプ
フロツプたとえばＤフリツプフロツプとして構成
されていてよい。第１のデイジタル回路１から中
間記憶回路２への状態量の転送はそれ自体は公知
の仕方で転送指令信号Ｕ¨により制御可能である。
中間記憶回路２のなかに一時的に記憶された状態
量またはデータはデータ導線５を経て第２のデイ
ジタル回路３たとえばレジスタに与えられ得る。
第２のデイジタル回路３は中間記憶回路２からの
状態量またはデータの読取りを指令する読取指令
信号Ｌを与えられる。
示されており、第１のデイジタル回路１たとえば
カウンタはクロツク信号Ｔにより制御されて動作
ステツプを進める。第１のデイジタル回路１の状
態量またはデータはデータ導線４を経て中間記憶
回路２に与えられる。中間記憶回路２はフリツプ
フロツプたとえばＤフリツプフロツプとして構成
されていてよい。第１のデイジタル回路１から中
間記憶回路２への状態量の転送はそれ自体は公知
の仕方で転送指令信号Ｕ¨により制御可能である。
中間記憶回路２のなかに一時的に記憶された状態
量またはデータはデータ導線５を経て第２のデイ
ジタル回路３たとえばレジスタに与えられ得る。
第２のデイジタル回路３は中間記憶回路２からの
状態量またはデータの読取りを指令する読取指令
信号Ｌを与えられる。
この実施例でも、後で説明する他の実施例で
も、クロツク信号Ｔ、転送指令信号Ｕ¨および読取
指令信号Ｌは論理レベル“１”のときをアクテイ
ブ期間、“０”のときを非アクテイブ期間とし、
また転送および読取りはそれぞれ転送指令信号Ｕ¨
または読取指令信号Ｌのアクテイブ期間の終了時
点すなわち“１”から“０”への立下がり時点で
行なわれるものとする。
も、クロツク信号Ｔ、転送指令信号Ｕ¨および読取
指令信号Ｌは論理レベル“１”のときをアクテイ
ブ期間、“０”のときを非アクテイブ期間とし、
また転送および読取りはそれぞれ転送指令信号Ｕ¨
または読取指令信号Ｌのアクテイブ期間の終了時
点すなわち“１”から“０”への立下がり時点で
行なわれるものとする。
第１のデイジタル回路１から第２のデイジタル
回路３への一義的な情報の読出しを保証するた
め、第１のノアゲート６および第２のノアゲート
７を交さ接続したゲート回路、すなわち第１ノア
ゲート６の出力端が第２ノアゲート７の第１の入
力端に、また第２ノアゲート７の出力端が第１ノ
アゲート６の第２の入力端に接続されたゲート回
路が設けられている。交さ接続されたゲート回路
６，７は、クロツク信号Ｔを第１ノアゲート６の
第１の入力端に与えられ、読取指令信号Ｌをイン
バータ８で反転してから第２ノアゲート７の第２
の入力端に与えられ、また第１ノアゲート６の出
力端から中間記憶回路２に転送指令信号Ｕ¨を与え
るように接続されている。
回路３への一義的な情報の読出しを保証するた
め、第１のノアゲート６および第２のノアゲート
７を交さ接続したゲート回路、すなわち第１ノア
ゲート６の出力端が第２ノアゲート７の第１の入
力端に、また第２ノアゲート７の出力端が第１ノ
アゲート６の第２の入力端に接続されたゲート回
路が設けられている。交さ接続されたゲート回路
６，７は、クロツク信号Ｔを第１ノアゲート６の
第１の入力端に与えられ、読取指令信号Ｌをイン
バータ８で反転してから第２ノアゲート７の第２
の入力端に与えられ、また第１ノアゲート６の出
力端から中間記憶回路２に転送指令信号Ｕ¨を与え
るように接続されている。
デイジタル回路１および３は時間的に無関係に
作動し、クロツク信号Ｔおよび読取指令信号Ｌは
互いに非同期である。クロツク信号Ｔのアクテイ
ブ期間をできるかぎり短く保つため、クロツク信
号として場合によつては外来クロツク信号TEが
第１図に鎖線の枠内に示されている微分回路９を
経て第１のデイジタル回路１に与えられる。微分
回路９は外来クロツク信号TEを微分して、たと
えば信号TEの“１”から“０”への立下がり縁
においてのみクロツク信号Ｔとして利用されるパ
ルスを発し、それによりクロツク信号Ｔのアクテ
イブ期間をミリ秒からマイクロ秒に短縮する。こ
の目的で微分回路９がたとえばノアゲート１１を
含んでおり、その第１の入力端には外来クロツク
信号TEが遅延回路１０で遅延されかつその出力
端で反転されてから与えられ、他方ノアゲート１
１の第２の入力端には外来クロツク信号TEが直
接的に与えられ、ノアゲート１１の出力端から、
第１のノアゲート６の第１入力端および第１デイ
ジタル回路１に与えられるクロツク信号Ｔが取出
されることは有利である。
作動し、クロツク信号Ｔおよび読取指令信号Ｌは
互いに非同期である。クロツク信号Ｔのアクテイ
ブ期間をできるかぎり短く保つため、クロツク信
号として場合によつては外来クロツク信号TEが
第１図に鎖線の枠内に示されている微分回路９を
経て第１のデイジタル回路１に与えられる。微分
回路９は外来クロツク信号TEを微分して、たと
えば信号TEの“１”から“０”への立下がり縁
においてのみクロツク信号Ｔとして利用されるパ
ルスを発し、それによりクロツク信号Ｔのアクテ
イブ期間をミリ秒からマイクロ秒に短縮する。こ
の目的で微分回路９がたとえばノアゲート１１を
含んでおり、その第１の入力端には外来クロツク
信号TEが遅延回路１０で遅延されかつその出力
端で反転されてから与えられ、他方ノアゲート１
１の第２の入力端には外来クロツク信号TEが直
接的に与えられ、ノアゲート１１の出力端から、
第１のノアゲート６の第１入力端および第１デイ
ジタル回路１に与えられるクロツク信号Ｔが取出
されることは有利である。
第１図に示した本発明による装置の作動の仕方
を第４図ないし第７図のタイムダイアグラムに説
明する。これらのタイムダイアグラムには、クロ
ツク信号Ｔと、クロツク信号Ｔに対して発生時点
および継続時間が異なる読取指令信号Ｌとに関係
して、読取指令信号Ｌをインバータ８で反転した
信号と、第２ノアゲート７の出力端に生ずる帰
還結合信号Ｒと、転送指令信号Ｕ¨との時間的経過
が示されている。
を第４図ないし第７図のタイムダイアグラムに説
明する。これらのタイムダイアグラムには、クロ
ツク信号Ｔと、クロツク信号Ｔに対して発生時点
および継続時間が異なる読取指令信号Ｌとに関係
して、読取指令信号Ｌをインバータ８で反転した
信号と、第２ノアゲート７の出力端に生ずる帰
還結合信号Ｒと、転送指令信号Ｕ¨との時間的経過
が示されている。
第４図に示されているケース２１では、読取指
令信号Ｌは生ぜず、従つて信号は“１”レベル
を有し、帰還結合信号Ｒは“０”レベルを有す
る。クロツク信号Ｔは最初は非アクテイブであ
り、時点ａでアクテイブになるので、第１のデイ
ジタル回路１は時点ａ（クロツク信号Ｔの立上が
り時点）で動作ステツプを進める。転送指令信号
Ｕ¨は信号Ｔが非アクテイブでありかつ信号Ｒが非
アクテイブである間は、アクテイブであり、従つ
て第１のデイジタル回路１の状態量は中間記憶回
路２に転送される。矢印２０および２つの小円に
より示されているように、時点ａからゲートの動
作時間だけ遅れた時点ｂで転送指令信号Ｕ¨は立下
がり、その後は再びクロツク信号Ｔの立上がりに
伴い転送指令信号Ｕ¨が立上がるまで中間記憶回路
２への状態量の転送は行なわれず、時点ｂまでに
転送された状態量が中間記憶回路に一時的に記憶
されている。情報読出しの際の誤りはこのケース
２１では生じ得ない。
令信号Ｌは生ぜず、従つて信号は“１”レベル
を有し、帰還結合信号Ｒは“０”レベルを有す
る。クロツク信号Ｔは最初は非アクテイブであ
り、時点ａでアクテイブになるので、第１のデイ
ジタル回路１は時点ａ（クロツク信号Ｔの立上が
り時点）で動作ステツプを進める。転送指令信号
Ｕ¨は信号Ｔが非アクテイブでありかつ信号Ｒが非
アクテイブである間は、アクテイブであり、従つ
て第１のデイジタル回路１の状態量は中間記憶回
路２に転送される。矢印２０および２つの小円に
より示されているように、時点ａからゲートの動
作時間だけ遅れた時点ｂで転送指令信号Ｕ¨は立下
がり、その後は再びクロツク信号Ｔの立上がりに
伴い転送指令信号Ｕ¨が立上がるまで中間記憶回路
２への状態量の転送は行なわれず、時点ｂまでに
転送された状態量が中間記憶回路に一時的に記憶
されている。情報読出しの際の誤りはこのケース
２１では生じ得ない。
第４図のケース２２では、読取指令信号Ｌがク
ロツク信号のアクテイブ期間中に生ずる。時点ｃ
で中間記憶回路２に記憶された状態量が誤りなく
読取られる。
ロツク信号のアクテイブ期間中に生ずる。時点ｃ
で中間記憶回路２に記憶された状態量が誤りなく
読取られる。
第４図のケース２３では、同様にクロツク信号
Ｔのアクテイブ期間中に読取指令信号Ｌがアクテ
イブになるが、このケースでは信号Ｌが信号Ｔよ
りもアクテイブ期間が長い。そのため信号Ｌの立
下がりから信号Ｔの次回立上がりまでの時間△t1
の間に次回状態量が第１のデイジタル回路１から
中間記憶回路２へ転送されなければならないが、
“１”レベルから“０”レベルへの移行および
“０”レベルから“１”レベルへの移行には多少
の時間を要するので、時間△t1が状態量の確実な
転送のためには短過ぎる場合が生じ得る。第５図
に示されているケース２４はケース２３に相当す
るが、読取指令信号Ｌのアクテイブ期間が次回ク
ロツク信号Ｔのアクテイブ期間中まで継続してい
る。このケースでは、状態量転送の際の問題は生
じない。
Ｔのアクテイブ期間中に読取指令信号Ｌがアクテ
イブになるが、このケースでは信号Ｌが信号Ｔよ
りもアクテイブ期間が長い。そのため信号Ｌの立
下がりから信号Ｔの次回立上がりまでの時間△t1
の間に次回状態量が第１のデイジタル回路１から
中間記憶回路２へ転送されなければならないが、
“１”レベルから“０”レベルへの移行および
“０”レベルから“１”レベルへの移行には多少
の時間を要するので、時間△t1が状態量の確実な
転送のためには短過ぎる場合が生じ得る。第５図
に示されているケース２４はケース２３に相当す
るが、読取指令信号Ｌのアクテイブ期間が次回ク
ロツク信号Ｔのアクテイブ期間中まで継続してい
る。このケースでは、状態量転送の際の問題は生
じない。
第５図のケース２５では、読取指令信号Ｌがク
ロツク信号Ｔの非アクテイブ期間中にアクテイブ
になる。この場合、転送誤りは生じ得ない。
ロツク信号Ｔの非アクテイブ期間中にアクテイブ
になる。この場合、転送誤りは生じ得ない。
第６図に示されているケース２６では、読取指
令信号Ｌが同様にクロツク信号Ｔの非アクテイブ
期間中にアクテイブになるが、読取指令信号Ｌの
アクテイブ期間が次回クロツク信号Ｔのアクテイ
ブ期間中まで継続している。第１のデイジタル回
路１から転送された状態量が時間ｄから時間ｅま
で中間記憶回路２に記憶されているので、同様に
転送の際の誤りは生じない。
令信号Ｌが同様にクロツク信号Ｔの非アクテイブ
期間中にアクテイブになるが、読取指令信号Ｌの
アクテイブ期間が次回クロツク信号Ｔのアクテイ
ブ期間中まで継続している。第１のデイジタル回
路１から転送された状態量が時間ｄから時間ｅま
で中間記憶回路２に記憶されているので、同様に
転送の際の誤りは生じない。
第６図のケース２７はケース２６に相当する
が、読取指令信号Ｌのアクテイブ期間が次回クロ
ツク信号Ｔの非アクテイブ期間中まで継続してい
る。ケース２３と同様に、時間△t1が第１のデイ
ジタル回路１の状態量の確実な転送のためには短
過ぎる場合が生じ得る。
が、読取指令信号Ｌのアクテイブ期間が次回クロ
ツク信号Ｔの非アクテイブ期間中まで継続してい
る。ケース２３と同様に、時間△t1が第１のデイ
ジタル回路１の状態量の確実な転送のためには短
過ぎる場合が生じ得る。
臨界的なケース２３および２７が第７図の左半
部に一括して再び示されている。実線はケース２
３、破線はケース２７に対するものである。読取
指令信号Ｌの立下がり後の次回クロツク信号Ｔの
立上がり（矢印ｆ参照）が早過ぎると、次回状態
量を第１のデイジタル回路１から中間記憶回路２
へ転送するための時間△t1があまりにも短くな
る。そのため、時間△t1の間に状態量の正しい値
が中間記憶回路２に転送されないで、時点ｈで誤
つた値が中間記憶回路２に記憶されている場合が
生じ得る。この問題は、第７図のケース２８に示
されているように、読取操作の終了と次回読取操
作の開始との間の時間に関して、条件式 △t2＞Taktiv＋ｔＵ¨min ここに、 △t2：読取指令信号Ｌのアクテイブ期間の終了と
その次回アクテイブ期間の開始との間の時間 Taktiv：クロツク信号Ｔのアクテイブ期間の継
続時間 ｔＵ¨min：第１のデイジタル回路１の正しい状態
量を中間記憶回路２に転送するため、回路の動
作上必要とされる最短転送時間 を守ることにより解決される。これにより、新た
な読取操作に先立つて第１のデイジタル回路の状
態量の正しい値が中間記憶回路に転送されている
ことが保証される。時点ｈまたはｉでは誤つた値
が中間記憶回路２に記憶されている場合もあり得
るが、上記の条件式が満足されていれば、時点ｇ
で正しい値が転送され、続いて読取られることが
保証される。
部に一括して再び示されている。実線はケース２
３、破線はケース２７に対するものである。読取
指令信号Ｌの立下がり後の次回クロツク信号Ｔの
立上がり（矢印ｆ参照）が早過ぎると、次回状態
量を第１のデイジタル回路１から中間記憶回路２
へ転送するための時間△t1があまりにも短くな
る。そのため、時間△t1の間に状態量の正しい値
が中間記憶回路２に転送されないで、時点ｈで誤
つた値が中間記憶回路２に記憶されている場合が
生じ得る。この問題は、第７図のケース２８に示
されているように、読取操作の終了と次回読取操
作の開始との間の時間に関して、条件式 △t2＞Taktiv＋ｔＵ¨min ここに、 △t2：読取指令信号Ｌのアクテイブ期間の終了と
その次回アクテイブ期間の開始との間の時間 Taktiv：クロツク信号Ｔのアクテイブ期間の継
続時間 ｔＵ¨min：第１のデイジタル回路１の正しい状態
量を中間記憶回路２に転送するため、回路の動
作上必要とされる最短転送時間 を守ることにより解決される。これにより、新た
な読取操作に先立つて第１のデイジタル回路の状
態量の正しい値が中間記憶回路に転送されている
ことが保証される。時点ｈまたはｉでは誤つた値
が中間記憶回路２に記憶されている場合もあり得
るが、上記の条件式が満足されていれば、時点ｇ
で正しい値が転送され、続いて読取られることが
保証される。
デイジタル回路としてマイクロコンピユータを
用いる場合、△t2に関する上記の条件式が命令処
理の際のコンピユータの時間的条件により自動的
に満足されている場合もある。すなわち、
Taktivを１μｓ、またｔＵ¨minを100nsとすれ
ば、たとえばシーメンス社SAB 8085形マイクロ
コンピユータ（取扱説明書MCS−85、注文番号
B2010、101、発行1978年９月）では、△t2に関
する上記の条件式が自動的に満足されている。命
令処理速度がもつと速いマイクロコンピユータた
とえばシーメンス社SAB−8086形（取扱説明書
MCS−86、注文番号Ｂ／2184−101、発行1979年
10月）を用いる場合には、△t2に関する上記の条
件式を満足させるための措置を講じなければなら
ないこともある。この措置として、たとえば、プ
ログラムに追加的な命令たとえばノー・オペレー
シヨン（NOP）命令が挿入される。
用いる場合、△t2に関する上記の条件式が命令処
理の際のコンピユータの時間的条件により自動的
に満足されている場合もある。すなわち、
Taktivを１μｓ、またｔＵ¨minを100nsとすれ
ば、たとえばシーメンス社SAB 8085形マイクロ
コンピユータ（取扱説明書MCS−85、注文番号
B2010、101、発行1978年９月）では、△t2に関
する上記の条件式が自動的に満足されている。命
令処理速度がもつと速いマイクロコンピユータた
とえばシーメンス社SAB−8086形（取扱説明書
MCS−86、注文番号Ｂ／2184−101、発行1979年
10月）を用いる場合には、△t2に関する上記の条
件式を満足させるための措置を講じなければなら
ないこともある。この措置として、たとえば、プ
ログラムに追加的な命令たとえばノー・オペレー
シヨン（NOP）命令が挿入される。
時間的に互いに無関係に作動する２つのデイジ
タル回路１および３の間で情報を交換するため、
読取指令信号Ｌと無関係にたとえばソフトウエア
またはハードウエアによりそれ自体は公知の仕方
でたとえばマイクロコンピユータから中間記憶回
路に対する転送指令信号が与えられる場合、第１
図に示した本発明による装置の実施例は第２図の
ように変形され得る。第２図で第１図中の構成要
素に対応する構成要素には第１図と同一の参照符
号が付されている。第１図中のインバータ８のか
わりにノアゲート１３が用いられており、その第
１の入力端には外来転送指令信号Ａが、また第２
の入力端には読取指令信号Ｌが与えられる。ノア
ゲート１３の出力端は、第１図中のインバータ８
の出力端と同様に、第２のノアゲート７の第２の
入力端と接続されている。読取または転送操作の
終了と次回の読取または転送操作の開始との間の
時間は、第１図の実施例と同様に、クロツク信号
Ｔのアクテイブ期間の時間Taktivと最短転送時
間ｔＵ¨minとの和よりも長く選定されていなけれ
ばならない。この時間条件を満足するために読取
りまたは転送までの待ち時間が不必要に長くなら
ないように、第１図の実施例の場合と同じく、ク
ロツク信号Ｔのアクテイブ期間はできるかぎり短
くなければならない。そのため、場合によつて
は、第１図に鎖線の枠内に示したような微分回路
を用いて、外来クロツク信号TEの微分が行なわ
れる。
タル回路１および３の間で情報を交換するため、
読取指令信号Ｌと無関係にたとえばソフトウエア
またはハードウエアによりそれ自体は公知の仕方
でたとえばマイクロコンピユータから中間記憶回
路に対する転送指令信号が与えられる場合、第１
図に示した本発明による装置の実施例は第２図の
ように変形され得る。第２図で第１図中の構成要
素に対応する構成要素には第１図と同一の参照符
号が付されている。第１図中のインバータ８のか
わりにノアゲート１３が用いられており、その第
１の入力端には外来転送指令信号Ａが、また第２
の入力端には読取指令信号Ｌが与えられる。ノア
ゲート１３の出力端は、第１図中のインバータ８
の出力端と同様に、第２のノアゲート７の第２の
入力端と接続されている。読取または転送操作の
終了と次回の読取または転送操作の開始との間の
時間は、第１図の実施例と同様に、クロツク信号
Ｔのアクテイブ期間の時間Taktivと最短転送時
間ｔＵ¨minとの和よりも長く選定されていなけれ
ばならない。この時間条件を満足するために読取
りまたは転送までの待ち時間が不必要に長くなら
ないように、第１図の実施例の場合と同じく、ク
ロツク信号Ｔのアクテイブ期間はできるかぎり短
くなければならない。そのため、場合によつて
は、第１図に鎖線の枠内に示したような微分回路
を用いて、外来クロツク信号TEの微分が行なわ
れる。
本発明による交さ接続されたゲート回路は、第
１図および第２図に示したノアゲートから成るゲ
ート回路に限定されない。ナンドゲートを用いた
ゲート回路の実施例が第３図に示されている。第
３図のゲート回路では、第１のナンドゲート３１
の出力端が第２のナンドゲート３２の第１の入力
端に、また第２のナンドゲート３２の出力端が第
１のナンドゲート３１の第２の入力端に交さ接続
されている。第１ナンドゲート３１の第１の入力
端にはクロツク信号Ｔ（場合によつては外来クロ
ツク信号TEを微分して得られた信号）がインバ
ータ３３を介して与えられ、また第２ナンドゲー
ト３２の第２の入力端には読取指令信号Ｌが与え
られる。第１ナンドゲート３１の出力端からイン
バータ３４を経て中間記憶回路２に転送指令信号
Ｕ¨が与えられる。
１図および第２図に示したノアゲートから成るゲ
ート回路に限定されない。ナンドゲートを用いた
ゲート回路の実施例が第３図に示されている。第
３図のゲート回路では、第１のナンドゲート３１
の出力端が第２のナンドゲート３２の第１の入力
端に、また第２のナンドゲート３２の出力端が第
１のナンドゲート３１の第２の入力端に交さ接続
されている。第１ナンドゲート３１の第１の入力
端にはクロツク信号Ｔ（場合によつては外来クロ
ツク信号TEを微分して得られた信号）がインバ
ータ３３を介して与えられ、また第２ナンドゲー
ト３２の第２の入力端には読取指令信号Ｌが与え
られる。第１ナンドゲート３１の出力端からイン
バータ３４を経て中間記憶回路２に転送指令信号
Ｕ¨が与えられる。
時間的に互いに無関係に作動する２つのデイジ
タル回路１および３の間で情報を交換するため、
読取指令信号Ｌと無関係にたとえばソフトウエア
またはハードウエアによりそれ自体は公知の仕方
でたとえばマイクロコンピユータから中間記憶回
路に対する転送指令信号が与えられる場合、第３
図の実施例は破線で記入した要素３５，３６，３
７を追加したものに変形され得る。読取指令信号
Ｌをナンドゲート３２の第２の入力端に直接与え
るかわりに、読取指令信号Ｌは、第１の入力端に
インバータ３６を介して外来転送指令信号Ａを与
えられているナンドゲート３５の第２の入力端に
インバータ３７を介して与えられ、ナンドゲート
３５の出力がナンドゲート３２の第２の入力端に
与えられる。読取または転送操作の終了と次回の
読取または転送操作の開始との間の時間はクロツ
ク信号Ｔのアクテイブ期間の時間Taktivと最短
転送時間ｔＵ¨minとの和よりも長く選定されてい
なければならない。
タル回路１および３の間で情報を交換するため、
読取指令信号Ｌと無関係にたとえばソフトウエア
またはハードウエアによりそれ自体は公知の仕方
でたとえばマイクロコンピユータから中間記憶回
路に対する転送指令信号が与えられる場合、第３
図の実施例は破線で記入した要素３５，３６，３
７を追加したものに変形され得る。読取指令信号
Ｌをナンドゲート３２の第２の入力端に直接与え
るかわりに、読取指令信号Ｌは、第１の入力端に
インバータ３６を介して外来転送指令信号Ａを与
えられているナンドゲート３５の第２の入力端に
インバータ３７を介して与えられ、ナンドゲート
３５の出力がナンドゲート３２の第２の入力端に
与えられる。読取または転送操作の終了と次回の
読取または転送操作の開始との間の時間はクロツ
ク信号Ｔのアクテイブ期間の時間Taktivと最短
転送時間ｔＵ¨minとの和よりも長く選定されてい
なければならない。
第３図の実施例の作動の仕方については、第１
図および第２図で説明したことがあてはまる。
図および第２図で説明したことがあてはまる。
第１図ないし第３図の実施例は、クロツク信号
および各指令信号が論理レベル“１”のときにア
クテイブであることを前提としているが、これら
の信号が論理レベル“０”のときにアクテイブで
ある場合には、相応にインバータを追加もしくは
省略すればよい。たとえば、“０”でアクテイブ
のクロツク信号Ｔを用いる場合には、第１図の回
路点１４とゲート６の第１の入力端との間にイン
バータを追加すればよい。“０”でアクテイブの
転送指令信号Ｕ¨を用いる場合には、たとえば回路
点１５と中間記憶回路２との間にインバータを追
加すればよい。“０”でアクテイブの読取指令信
号Ｌを用いる場合には、たとえばインバータ８を
省略すればよい。
および各指令信号が論理レベル“１”のときにア
クテイブであることを前提としているが、これら
の信号が論理レベル“０”のときにアクテイブで
ある場合には、相応にインバータを追加もしくは
省略すればよい。たとえば、“０”でアクテイブ
のクロツク信号Ｔを用いる場合には、第１図の回
路点１４とゲート６の第１の入力端との間にイン
バータを追加すればよい。“０”でアクテイブの
転送指令信号Ｕ¨を用いる場合には、たとえば回路
点１５と中間記憶回路２との間にインバータを追
加すればよい。“０”でアクテイブの読取指令信
号Ｌを用いる場合には、たとえばインバータ８を
省略すればよい。
第１図ないし第３図はそれぞれ本発明による装
置の実施例の回路図、第４図ないし第７図はたと
えば第１図の実施例における種々の信号の時間的
経過を示す図である。 １……第１のデイジタル回路、２……中間記憶
回路、３……第２のデイジタル回路、６，７……
ノアゲート、８……インバータ、９……微分回
路、１０……遅延回路、１１……ノアゲート、１
３……ノアゲート、３１，３２……ナンドゲー
ト、３３，３４……インバータ、３５……ナンド
ゲート、３６，３７……インバータ、Ａ……外来
転送指令信号、Ｌ……読取指令信号、……Ｌを
反転した信号、Ｒ……帰還結合信号、Ｕ¨……転送
指令信号、Ｔ……クロツク信号、TE……外来ク
ロツク信号。
置の実施例の回路図、第４図ないし第７図はたと
えば第１図の実施例における種々の信号の時間的
経過を示す図である。 １……第１のデイジタル回路、２……中間記憶
回路、３……第２のデイジタル回路、６，７……
ノアゲート、８……インバータ、９……微分回
路、１０……遅延回路、１１……ノアゲート、１
３……ノアゲート、３１，３２……ナンドゲー
ト、３３，３４……インバータ、３５……ナンド
ゲート、３６，３７……インバータ、Ａ……外来
転送指令信号、Ｌ……読取指令信号、……Ｌを
反転した信号、Ｒ……帰還結合信号、Ｕ¨……転送
指令信号、Ｔ……クロツク信号、TE……外来ク
ロツク信号。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号Ｔにより制御されて動作ステツ
プを進める第１のデイジタル回路１と、転送指令
信号Ｕ¨により制御されて第１のデイジタル回路１
の状態量を一時的に記憶する中間記憶回路２と、
クロツク信号Ｔに対して非同期の読取指令信号Ｌ
により制御されて中間記憶回路２の状態量を読取
る第２のデイジタル回路３とを含んでおり、第１
のデイジタル回路１から一義的な情報を読出すた
めに用いられる装置において、少なくとも２つの
ゲート６，７から成り交さ接続されたゲート回路
が設けられており、第１のゲート６の１つの入力
端にクロツク信号Ｔが与えられ、また第２のゲー
ト７の１つの入力端に読取指令信号Ｌが与えられ
ており、中間記憶回路２に与えられる転送指令信
号Ｕ¨が第１のゲート６の出力端から取出されてい
ることを特徴とする非同期デイジタル回路間の一
義的情報読出装置。 ２ 読取指令信号Ｌのアクテイブ期間の終了とそ
の次回アクテイブ期間の開始との間の時間が、第
１のデイジタル回路１に与えられるクロツク信号
Ｔのアクテイブ期間の継続時間と中間記憶回路２
に第１のデイジタル回路１の状態を転送するため
に必要な転送時間との和よりも長いことを特徴と
する特許請求の範囲第１項記載の非同期デイジタ
ル回路間の一義的情報読出装置。 ３ クロツク信号Ｔが微分回路９を経て第１のデ
イジタル回路１に与えられていることを特徴とす
る特許請求の範囲第１項または第２項記載の非同
期デイジタル回路間の一義的情報読出装置。 ４ 中間記憶回路２への状態量の転送を制御する
外来転送指令信号Ａが用いられる場合、外来転送
指令信号Ａが第２のゲート７の第２の入力端に与
えられていることを特徴とする特許請求の範囲第
１項ないし第３項のいずれかに記載の非同期デイ
ジタル回路間の一義的情報読出装置。 ５ クロツク信号Ｔが第１のノアゲート６の第１
の入力端に与えられており、その第２の入力端は
第２のノアゲート７の出力端と接続されており、
第１のノアゲート６の出力端から転送指令信号Ｕ¨
が取出されて、一方では中間記憶回路２に、他方
では第２のノアゲート７の第１の入力端に与えら
れており、また反転された読取指令信号が第２
のノアゲート７の第２の入力端に与えられている
ことを特徴とする特許請求の範囲第１項ないし第
４項のいずれかに記載の非同期デイジタル回路間
の一義的情報読出装置。 ６ 外来転送指令信号Ａが第３のノアゲート１３
の第１の入力端に与えられており、その第２の入
力端には読取指令信号Ｌが与えられており、また
その出力端が第２のノアゲート７の第２の入力端
と接続されていることを特徴とする特許請求の範
囲第１項ないし第５項のいずれかに記載の非同期
デイジタル回路間の一義的情報読出装置。 ７ クロツク信号Ｔが反転されてから第１のナン
ドゲート３１の第１の入力端に与えられており、
その第２の入力端は第２のナンドゲート３２の出
力端と接続されており、第１のナンドゲート３１
の出力端が一方ではインバータ３４を介して中間
記憶回路２と、他方では第２のナンドゲート３２
の第１の入力端と接続されており、第２のナンド
ゲート３２の第２の入力端に読取指令信号Ｌが与
えられていることを特徴とする特許請求の範囲第
１項ないし第４項のいずれかに記載の非同期デイ
ジタル回路間の一義的情報読出装置。 ８ 外来転送指令信号Ａが反転されてから第３の
ナンドゲート３５の第１の入力端に与えられてお
り、その第２の入力端には反転された読取指令信
号が与えられており、またその出力端が第２の
ナンドゲート３２の第２の入力端と接続されてい
ることを特徴とする特許請求の範囲第１項ないし
第７項のいずれかに記載の非同期デイジタル回路
間の一義的情報読出装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813118621 DE3118621A1 (de) | 1981-05-11 | 1981-05-11 | Anordnung zum auslesen eindeutiger informationen aus einem digitalen schaltwerk bei zueinander asynchronen steuersignalen fuer das weiterschalten des schaltwerks und das uebernehmen der informationen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194636A JPS57194636A (en) | 1982-11-30 |
| JPS6253086B2 true JPS6253086B2 (ja) | 1987-11-09 |
Family
ID=6131983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079083A Granted JPS57194636A (en) | 1981-05-11 | 1982-05-11 | Unitary information reader between asynchronous digital circuits |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4511993A (ja) |
| EP (1) | EP0064574B1 (ja) |
| JP (1) | JPS57194636A (ja) |
| DE (2) | DE3118621A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150094U (ja) * | 1988-03-31 | 1989-10-17 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140559A (ja) * | 1983-01-31 | 1984-08-11 | Sony Corp | バツフアレジスタ |
| JPS62173819A (ja) * | 1986-01-27 | 1987-07-30 | Advantest Corp | 計数回路 |
| JPS62203420A (ja) * | 1986-03-03 | 1987-09-08 | Fanuc Ltd | カウンタ回路 |
| DE69032851T2 (de) * | 1989-09-29 | 1999-05-12 | Fujitsu Ltd., Kawasaki, Kanagawa | Integrierte Schaltung vom Josephson-Typ mit einer Ausgangsschnittstelle, welche die Ausgangsdaten mit reduzierter Taktfrequenz liefern kann |
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| US6141765A (en) * | 1997-05-19 | 2000-10-31 | Gigabus, Inc. | Low power, high speed communications bus |
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| US6981169B2 (en) * | 2002-02-26 | 2005-12-27 | Sun Microsystems, Inc. | Modified glitch latch for use with power saving dynamic register file structures |
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|---|---|---|---|---|
| NL288425A (ja) * | 1962-02-01 | |||
| US3406378A (en) * | 1965-07-14 | 1968-10-15 | Minnesota Mining & Mfg | Digital data transfer system |
| US3411142A (en) * | 1965-12-27 | 1968-11-12 | Honeywell Inc | Buffer storage system |
| US3699529A (en) * | 1971-01-07 | 1972-10-17 | Rca Corp | Communication among computers |
| US3810103A (en) * | 1972-04-03 | 1974-05-07 | Hawlett Packard Co | Data transfer control apparatus |
| US3909791A (en) * | 1972-06-28 | 1975-09-30 | Ibm | Selectively settable frequency divider |
| US3916382A (en) * | 1972-12-04 | 1975-10-28 | Little Inc A | Anticipatory tape rewind system |
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| SE390672B (sv) * | 1975-12-22 | 1977-01-03 | Ericsson Telefon Ab L M | Sett att overfora asynkront forenderliga dataord samt anordning for utforande av settet |
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| SE399773B (sv) * | 1977-03-01 | 1978-02-27 | Ellemtel Utvecklings Ab | Adress- och avbrottsignalgenerator |
| US4176400A (en) * | 1977-08-10 | 1979-11-27 | Teletype Corporation | Buffer storage and control |
| US4159497A (en) * | 1978-02-23 | 1979-06-26 | The United States Of America As Represented By The Secretary Of The Air Force | Switch debounce circuit |
| US4244018A (en) * | 1978-05-15 | 1981-01-06 | Gte Automatic Electric Laboratories Incorporated | Interlock control of asynchronous data transmission between a host processor and a plurality of microprocessors through a common buffer |
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-
1981
- 1981-05-11 DE DE19813118621 patent/DE3118621A1/de not_active Withdrawn
- 1981-10-28 EP EP81109136A patent/EP0064574B1/de not_active Expired
- 1981-10-28 DE DE8181109136T patent/DE3176734D1/de not_active Expired
-
1982
- 1982-05-03 US US06/374,247 patent/US4511993A/en not_active Expired - Fee Related
- 1982-05-11 JP JP57079083A patent/JPS57194636A/ja active Granted
Cited By (1)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US4511993A (en) | 1985-04-16 |
| JPS57194636A (en) | 1982-11-30 |
| EP0064574B1 (de) | 1988-05-04 |
| EP0064574A3 (en) | 1985-12-04 |
| DE3176734D1 (en) | 1988-06-09 |
| DE3118621A1 (de) | 1982-11-25 |
| EP0064574A2 (de) | 1982-11-17 |
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