JPS6253864B2 - - Google Patents
Info
- Publication number
- JPS6253864B2 JPS6253864B2 JP58224690A JP22469083A JPS6253864B2 JP S6253864 B2 JPS6253864 B2 JP S6253864B2 JP 58224690 A JP58224690 A JP 58224690A JP 22469083 A JP22469083 A JP 22469083A JP S6253864 B2 JPS6253864 B2 JP S6253864B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- adapter
- controller
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主記憶装置と補助記憶装置または入
出力装置などの間のデータ転送方式に関わり、特
に、各装置間のDMA（Direct Memory
Access）転送において、転送終了および打切り
をDMAコントローラから通知することにより主
記憶装置との間の転送終了とパデイング処理とを
制御する入出力処理方式に関するものである。
出力装置などの間のデータ転送方式に関わり、特
に、各装置間のDMA（Direct Memory
Access）転送において、転送終了および打切り
をDMAコントローラから通知することにより主
記憶装置との間の転送終了とパデイング処理とを
制御する入出力処理方式に関するものである。
主記憶装置と補助記憶装置または入出力装置な
どの間でデータ転送する場合、セクタ・フアイル
などフオーマツトの定まつた記憶媒体などでは、
ハード・エラーなどが検出されない限り、フオー
マツトの切れ目以外では転送を終了することはで
きない。しかし、主記憶装置上には、必ずしもそ
のフオーマツト（長さ）分のデータを用意する必
要はなく、実際に有効なデータだけを転送した
後、それ以降についてはパデイング・データを送
出するような方法がとられている。パデイング・
データは、主記憶装置をアクセスすることなしに
作成されるが、例えば、オール“０”などの固定
値としたり、最後に主記憶装置から読出したデー
タをパデイング・データとして繰返し使用したり
する。このようなパデイング・データは、チヤネ
ル、入出力制御装置、入出力装置など、データ転
送経路のどの段階でも発生可能である。
どの間でデータ転送する場合、セクタ・フアイル
などフオーマツトの定まつた記憶媒体などでは、
ハード・エラーなどが検出されない限り、フオー
マツトの切れ目以外では転送を終了することはで
きない。しかし、主記憶装置上には、必ずしもそ
のフオーマツト（長さ）分のデータを用意する必
要はなく、実際に有効なデータだけを転送した
後、それ以降についてはパデイング・データを送
出するような方法がとられている。パデイング・
データは、主記憶装置をアクセスすることなしに
作成されるが、例えば、オール“０”などの固定
値としたり、最後に主記憶装置から読出したデー
タをパデイング・データとして繰返し使用したり
する。このようなパデイング・データは、チヤネ
ル、入出力制御装置、入出力装置など、データ転
送経路のどの段階でも発生可能である。
例えば、入出力装置側でパデイング・データを
発生する場合には、チヤネル（またはDMAコン
トローラ）からの転送終了通知を受けると、入出
力装置は、それ以降主記憶装置とのデータ転送を
行わず、媒体への書込み時、規定点（フオーマツ
トの切れ目）に達していなければ入出力装置内で
発生させたパデイング・データを規定点まで書込
んで入出力動作を終了する。この場合、主記憶装
置と入出力装置間の転送が不要となるので、処理
効率はあがるが、全体からみると、ハードウエア
増となつたり、またた、インタフエース、プロト
コル上、入出力装置側でパデイングの行えないよ
うなシスムだと問題がある。例えば、入出力装置
または入出力制御装置側にあらかじめブロツク、
例えばセクタ単位で転送量が通知されていて、途
中で転送を終了できないようなシステムがそれで
ある。
発生する場合には、チヤネル（またはDMAコン
トローラ）からの転送終了通知を受けると、入出
力装置は、それ以降主記憶装置とのデータ転送を
行わず、媒体への書込み時、規定点（フオーマツ
トの切れ目）に達していなければ入出力装置内で
発生させたパデイング・データを規定点まで書込
んで入出力動作を終了する。この場合、主記憶装
置と入出力装置間の転送が不要となるので、処理
効率はあがるが、全体からみると、ハードウエア
増となつたり、またた、インタフエース、プロト
コル上、入出力装置側でパデイングの行えないよ
うなシスムだと問題がある。例えば、入出力装置
または入出力制御装置側にあらかじめブロツク、
例えばセクタ単位で転送量が通知されていて、途
中で転送を終了できないようなシステムがそれで
ある。
本発明は、上記の考察に基づくものであつて、
チヤネル（またはDMAコントローラ）の段階で
もパデイングが実現できるような入出力処理方式
を提供することを目的とするものである。
チヤネル（またはDMAコントローラ）の段階で
もパデイングが実現できるような入出力処理方式
を提供することを目的とするものである。
そのために本発明の入出力処理方式は、主記憶
装置、中央処理装置、上記主記憶装置のアクセス
を行うアクセス・コントローラ、該アクセス・コ
ントローラとのインターフエース制御や上記中央
処理装置からの指示により入出力装置の選択やデ
ータ転送の仲介などを行うアダプタ、及び上記中
央処理装置からのアダプタを介しての起動により
コマンドを要求しコマンドを解析してデータ転送
を制御する入出力コントローラを備えたデータ処
理システムにおいて、上記アクセス・コントロー
ラは、転送アドレスがセツトされるアドレス・レ
ジスタと転送バイト数がセツトされるバイト・カ
ウンタと転送ステータスがセツトされるステータ
ス・レジスタとを有すると共に、上記アダプタか
らの転送要求に応じて上記主記憶装置をアクセス
して１回の転送毎に転送したバイト数だけ上記ア
ドレス・レジスタと上記バイト・カウンタとを更
新し、上記ステータス・レジスタとバイト・カウ
ンタとを調べて上記アダプタに転送終了かエラー
ありかを通知するように構成され、上記アダプタ
は、上記アクセス・コントローラから転送終了が
通知された場合にはパデイング・データを作成し
て上記入出力コントローラとの間でパデイング処
理を行い、上記アクセス・コントローラからエラ
ーありが通知された場合にはパデイング処理を行
わずに上記入出力コントローラにメツセージを送
出して転送を打切る処理を行うように構成された
ことを特徴とするものである。
装置、中央処理装置、上記主記憶装置のアクセス
を行うアクセス・コントローラ、該アクセス・コ
ントローラとのインターフエース制御や上記中央
処理装置からの指示により入出力装置の選択やデ
ータ転送の仲介などを行うアダプタ、及び上記中
央処理装置からのアダプタを介しての起動により
コマンドを要求しコマンドを解析してデータ転送
を制御する入出力コントローラを備えたデータ処
理システムにおいて、上記アクセス・コントロー
ラは、転送アドレスがセツトされるアドレス・レ
ジスタと転送バイト数がセツトされるバイト・カ
ウンタと転送ステータスがセツトされるステータ
ス・レジスタとを有すると共に、上記アダプタか
らの転送要求に応じて上記主記憶装置をアクセス
して１回の転送毎に転送したバイト数だけ上記ア
ドレス・レジスタと上記バイト・カウンタとを更
新し、上記ステータス・レジスタとバイト・カウ
ンタとを調べて上記アダプタに転送終了かエラー
ありかを通知するように構成され、上記アダプタ
は、上記アクセス・コントローラから転送終了が
通知された場合にはパデイング・データを作成し
て上記入出力コントローラとの間でパデイング処
理を行い、上記アクセス・コントローラからエラ
ーありが通知された場合にはパデイング処理を行
わずに上記入出力コントローラにメツセージを送
出して転送を打切る処理を行うように構成された
ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第１図は本発明が適用されるシステムの構成例
を示す図、第２図は本発明の１実施例構成を示す
図である。図において、１は主記憶装置、２は
CPU（中央処理装置）、３はDMAコントローラ、
４と４―１ないし４―３はアダプタ、５―２はデ
イスプレイ・ワークステーシヨン、６と６―１な
いし６―３はIOコントローラ、７はプリンタ・
コントローラ、８はMTコントローラ、９はプリ
ンタ、１０は磁気テープ装置、１１―１と１１―
２はデイスク・コントローラ、１２―１と１２―
２は磁気デイスク装置、１３はSSアクセス・コ
ントローラ、１４，４３と６３はデータ・バツフ
ア、３１はアドレス・レジスタ、３２はバイト・
カウンタ、３３はステータス・レジスタ、３４は
判定回路、４１と６２はコントロール・レジスタ
類、４２と６１は転送プロトコル制御部を示す。
を示す図、第２図は本発明の１実施例構成を示す
図である。図において、１は主記憶装置、２は
CPU（中央処理装置）、３はDMAコントローラ、
４と４―１ないし４―３はアダプタ、５―２はデ
イスプレイ・ワークステーシヨン、６と６―１な
いし６―３はIOコントローラ、７はプリンタ・
コントローラ、８はMTコントローラ、９はプリ
ンタ、１０は磁気テープ装置、１１―１と１１―
２はデイスク・コントローラ、１２―１と１２―
２は磁気デイスク装置、１３はSSアクセス・コ
ントローラ、１４，４３と６３はデータ・バツフ
ア、３１はアドレス・レジスタ、３２はバイト・
カウンタ、３３はステータス・レジスタ、３４は
判定回路、４１と６２はコントロール・レジスタ
類、４２と６１は転送プロトコル制御部を示す。
第１図において、入出力動作時、命令はCPU
２から、例えばアダプタ４―１を介してIOコン
トローラ６―３、デイスク・コントローラ１１―
１（デバイス・コントローラ）へ送られ、データ
転送はDMAコントローラ３、アダプタ４―１、
IOコントローラ６―３、デイスク・コントロー
ラ１１―１を介して行われる。
２から、例えばアダプタ４―１を介してIOコン
トローラ６―３、デイスク・コントローラ１１―
１（デバイス・コントローラ）へ送られ、データ
転送はDMAコントローラ３、アダプタ４―１、
IOコントローラ６―３、デイスク・コントロー
ラ１１―１を介して行われる。
本発明の具体的な１実施例構成を示したのが第
２図である。以下、第２図を参照しつつ説明す
る。第２図において、CPU２は、DMAコントロ
ーラ３、およびアダプタ４を介してIOコントロ
ーラ６などの制御を行う。例えば、DMAコント
ローラ３のアドレス・レジスタ３１に対する
DMAアドレスの設定や、バイト・カウンタ３２
に対するバイトカウントの設定、アダプタ４のコ
ントロール・レジスタ群４１などの設定をするこ
とにより動作を指定する。CPU２よりIOコント
ローラ６へ命令が伝えられると、IOコントロー
ラ６は、デバイスの状態などから命令が実行可能
かどうかを判定し、リード／ライトなどのデータ
転送命令であればデータ転送フエーズであること
をアダプタ４に通知するため、信号DATAと
REQをオンにする。アダプタ４は、これを信号
DREQでDMAコントローラ３に伝え、DMAコン
トローラ３からの信号DACKが返つてきたときに
データ・バスを通してデータ転送を行う。DMA
コントローラ３は、アダプタ４からの信号DREQ
による要求に応じて主記憶装置１のアクセスを行
い、１回の転送ごとにアドレス・レジスタ３１と
バイト・カウンタ３２の内容を転送したバイト数
だけ更新する。そして、判定回路３４では、ステ
ータス・レジスタ３３とバイト・カウンタ３２の
内容を調べ、信号BREAKによりエラーありを、
信号STOPにより転送終了を、アダプタ４に通知
する。つまり、バイト・カウンタ３２は、主記憶
上に用意された分だけのデータ量を示しており、
転送バイト数が残りゼロ（バイト・カウンタ３２
の内容がゼロ）となつたとき、DMAコントロー
ラ３は、信号DACKとともに信号STOPをオンに
して、アダプタ４の最後の転送であることを通知
する。アダプタ４は、DMAコントローラ３との
インターフエースの制御や、CPU２からの指示
により入出力装置の選択（信号SELをオンにす
る）、データ転送の仲介などを行う。IOコントロ
ーラ６は、アダプタ４を介してCPU２からの起
動によりコマンドを要求（信号MSG、DATAと
もにオフにして、信号REQをあげる）し、それ
を解読してアダプタ４、DMAコントローラ３を
介してのデータ転送、IOデバイスとの間のデー
タ転送など、転送プロトコルを制御する。プロト
コルの制御には、アダプタ４、IOコントローラ
６間のメツセージのやりとりが関係する。例え
ば、IOコントローラ６からアダプタ４への“コ
マンド終了”メツセージや、アダプタ４からIO
コントローラ６への“打切り”メツセージなどに
よつて転送シーケンスが制御される。
２図である。以下、第２図を参照しつつ説明す
る。第２図において、CPU２は、DMAコントロ
ーラ３、およびアダプタ４を介してIOコントロ
ーラ６などの制御を行う。例えば、DMAコント
ローラ３のアドレス・レジスタ３１に対する
DMAアドレスの設定や、バイト・カウンタ３２
に対するバイトカウントの設定、アダプタ４のコ
ントロール・レジスタ群４１などの設定をするこ
とにより動作を指定する。CPU２よりIOコント
ローラ６へ命令が伝えられると、IOコントロー
ラ６は、デバイスの状態などから命令が実行可能
かどうかを判定し、リード／ライトなどのデータ
転送命令であればデータ転送フエーズであること
をアダプタ４に通知するため、信号DATAと
REQをオンにする。アダプタ４は、これを信号
DREQでDMAコントローラ３に伝え、DMAコン
トローラ３からの信号DACKが返つてきたときに
データ・バスを通してデータ転送を行う。DMA
コントローラ３は、アダプタ４からの信号DREQ
による要求に応じて主記憶装置１のアクセスを行
い、１回の転送ごとにアドレス・レジスタ３１と
バイト・カウンタ３２の内容を転送したバイト数
だけ更新する。そして、判定回路３４では、ステ
ータス・レジスタ３３とバイト・カウンタ３２の
内容を調べ、信号BREAKによりエラーありを、
信号STOPにより転送終了を、アダプタ４に通知
する。つまり、バイト・カウンタ３２は、主記憶
上に用意された分だけのデータ量を示しており、
転送バイト数が残りゼロ（バイト・カウンタ３２
の内容がゼロ）となつたとき、DMAコントロー
ラ３は、信号DACKとともに信号STOPをオンに
して、アダプタ４の最後の転送であることを通知
する。アダプタ４は、DMAコントローラ３との
インターフエースの制御や、CPU２からの指示
により入出力装置の選択（信号SELをオンにす
る）、データ転送の仲介などを行う。IOコントロ
ーラ６は、アダプタ４を介してCPU２からの起
動によりコマンドを要求（信号MSG、DATAと
もにオフにして、信号REQをあげる）し、それ
を解読してアダプタ４、DMAコントローラ３を
介してのデータ転送、IOデバイスとの間のデー
タ転送など、転送プロトコルを制御する。プロト
コルの制御には、アダプタ４、IOコントローラ
６間のメツセージのやりとりが関係する。例え
ば、IOコントローラ６からアダプタ４への“コ
マンド終了”メツセージや、アダプタ４からIO
コントローラ６への“打切り”メツセージなどに
よつて転送シーケンスが制御される。
DMAコントローラ３内のバイト・カウンタ３
２は、先に述べたように、主記憶上に用意された
分だけのデータ量を示しているのに対し、IOコ
ントローラ６は入出力処理対象となるブロツク数
（例えばセクタ単位）が通知されていて、DMAコ
ントローラ３のバイト・カウンタ３２が“０”に
なつても、信号REQをあげてくることがある。
このような場合、アダプタ４内でパデイング・デ
ータを作成し、アダプタ４―IOコントローラ６
間の転送は継続するが、アダプタ４―主記憶装置
１間の転送は行わない。そしてCUP２への処理
終了通知は、デバイス側で転送がすべて終了した
時点になされる。
２は、先に述べたように、主記憶上に用意された
分だけのデータ量を示しているのに対し、IOコ
ントローラ６は入出力処理対象となるブロツク数
（例えばセクタ単位）が通知されていて、DMAコ
ントローラ３のバイト・カウンタ３２が“０”に
なつても、信号REQをあげてくることがある。
このような場合、アダプタ４内でパデイング・デ
ータを作成し、アダプタ４―IOコントローラ６
間の転送は継続するが、アダプタ４―主記憶装置
１間の転送は行わない。そしてCUP２への処理
終了通知は、デバイス側で転送がすべて終了した
時点になされる。
また、DMAコントローラ３が検出したエラー
などによりパデイングを行わずに転送を打切りた
い場合には、信号DACK、STOPとともに信号
BREAKもオンにする。アダプタ４は、信号
BREAKがオンになると、パデイングを行わずに
信号ATNをオンにする。信号ATNは、IOコント
ローラ６に対し、送出すべきメツセージがあるこ
とを通知する信号であり、これに対してIOコン
トローラ６は、メツセージを受取ることを示すた
め信号MSGをオン（このとき信号DATAはオ
フ）にして信号REQをオンにする。そうすると
アダプタ４は、データ・バスにエラーを検出した
ことを示すメツセージをのせて信号ACKをオン
にする。これにより、パデイングを行わずに転送
が打ち切られる。
などによりパデイングを行わずに転送を打切りた
い場合には、信号DACK、STOPとともに信号
BREAKもオンにする。アダプタ４は、信号
BREAKがオンになると、パデイングを行わずに
信号ATNをオンにする。信号ATNは、IOコント
ローラ６に対し、送出すべきメツセージがあるこ
とを通知する信号であり、これに対してIOコン
トローラ６は、メツセージを受取ることを示すた
め信号MSGをオン（このとき信号DATAはオ
フ）にして信号REQをオンにする。そうすると
アダプタ４は、データ・バスにエラーを検出した
ことを示すメツセージをのせて信号ACKをオン
にする。これにより、パデイングを行わずに転送
が打ち切られる。
以上の説明から明らかなように、本発明によれ
ば、DMAコントローラ（またはチヤネル）から
２つの信号STOPとBREAKを使つて転送終了か
エラーありかをアダプタに通知することによつ
て、アダプタでは、転送終了であればパデイング
処理を行うようにし、エラーありであればパデイ
ング処理を行わずに転送を打切るようにするの
で、エラー時のCPUへの通知が早くなるので、
リトライへの移行が早くなる。また、２つの信号
STOPとBREAKにより簡単にパデイングを行う
かどうかを制御することができる。
ば、DMAコントローラ（またはチヤネル）から
２つの信号STOPとBREAKを使つて転送終了か
エラーありかをアダプタに通知することによつ
て、アダプタでは、転送終了であればパデイング
処理を行うようにし、エラーありであればパデイ
ング処理を行わずに転送を打切るようにするの
で、エラー時のCPUへの通知が早くなるので、
リトライへの移行が早くなる。また、２つの信号
STOPとBREAKにより簡単にパデイングを行う
かどうかを制御することができる。
第１図は本発明が適用されるシステムの構成例
を示す図、第２図は本発明の１実施例構成を示す
図である。 １…主記憶装置、２…CPU（中央処理装置）、
３…DMAコントローラ、４と４―１ないし４―
３…アダプタ、５―２…デイスプレイ・ワークス
テーシヨン、６と６―１ないし６―３…IOコン
トローラ、７…プリンタ・コントローラ、８…
MTコントローラ、９…プリンタ、１０…磁気テ
ープ装置、１１―１と１１―２…デイスク・コン
トローラ、１２―１と１２―２…磁気デイスク装
置、１３…SSアクセス・コントローラ、１４，
４３と６３…データ・バツフア、３１…アドレ
ス・レジスタ、３２…バイト・カウンタ、３３…
ステータス・レジスタ、３４…判定回路、４１と
６２…コントロール・レジスタ群、４２と６１…
転送プロトコル制御部。
を示す図、第２図は本発明の１実施例構成を示す
図である。 １…主記憶装置、２…CPU（中央処理装置）、
３…DMAコントローラ、４と４―１ないし４―
３…アダプタ、５―２…デイスプレイ・ワークス
テーシヨン、６と６―１ないし６―３…IOコン
トローラ、７…プリンタ・コントローラ、８…
MTコントローラ、９…プリンタ、１０…磁気テ
ープ装置、１１―１と１１―２…デイスク・コン
トローラ、１２―１と１２―２…磁気デイスク装
置、１３…SSアクセス・コントローラ、１４，
４３と６３…データ・バツフア、３１…アドレ
ス・レジスタ、３２…バイト・カウンタ、３３…
ステータス・レジスタ、３４…判定回路、４１と
６２…コントロール・レジスタ群、４２と６１…
転送プロトコル制御部。
Claims (1)
- １ 主記憶装置、中央処理装置、上記主記憶装置
のアクセスを行うアクセス・コントローラ、該ア
クセス・コントローラとのインタフエース制御や
上記中央処理装置からの指示により入出力装置の
選択やデータ転送の仲介などを行うアダプタ、及
び上記中央処理装置からのアダプタを介しての起
動によりコマンドを要求しコマンドを解析してデ
ータ転送を制御する入出力コントローラを備えた
データ処理システムにおいて、上記アクセス・コ
ントローラは、転送アドレスがセツトされるアド
レス・レジスタと転送バイト数がセツトされるバ
イト・カウンタと転送ステータスがセツトされる
ステータス・レジスタとを有すると共に、上記ア
ダプタからの転送要求に応じて上記主記憶装置を
アクセスして１回の転送毎に転送したバイト数だ
け上記アドレス・レジスタと上記バイト・カウン
タとを更新し、上記ステータス・レジスタとバイ
ト・カウンタとを調べて上記アダプタに転速終了
かエラーありかを通知するように構成され、上記
アダプタは、上記アクセス・コントローラから転
送終了が通知された場合にはパデイング・データ
を作成して上記入出力コントローラとの間でパデ
イング処理を行い、上記アクセス・コントローラ
からエラーありが通知された場合にはパデイング
処理を行わずに上記入出力コントローラにメツセ
ージを送出して転送を打切る処理を行うように構
成されたことを特徴とする入出力処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224690A JPS60116061A (ja) | 1983-11-29 | 1983-11-29 | 入出力処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224690A JPS60116061A (ja) | 1983-11-29 | 1983-11-29 | 入出力処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116061A JPS60116061A (ja) | 1985-06-22 |
| JPS6253864B2 true JPS6253864B2 (ja) | 1987-11-12 |
Family
ID=16817705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224690A Granted JPS60116061A (ja) | 1983-11-29 | 1983-11-29 | 入出力処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116061A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120458A (ja) * | 1983-12-05 | 1985-06-27 | Nec Corp | デ−タ転送装置 |
| JPS6275861A (ja) * | 1985-09-30 | 1987-04-07 | Fujitsu Ltd | チヤネル処理装置 |
| JPS6410372A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Direct memory access restart system |
| US5333274A (en) * | 1991-10-15 | 1994-07-26 | International Business Machines Corp. | Error detection and recovery in a DMA controller |
-
1983
- 1983-11-29 JP JP58224690A patent/JPS60116061A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116061A (ja) | 1985-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5802398A (en) | Method and apparatus for allowing communication between a host computer and at least two storage devices over a single interface | |
| US6629179B1 (en) | Message signaled interrupt generating device and method | |
| US5452432A (en) | Partially resettable, segmented DMA counter | |
| US5664145A (en) | Apparatus and method for transferring data in a data storage subsystems wherein a multi-sector data transfer order is executed while a subsequent order is issued | |
| US20020124138A1 (en) | Internal copy for a storage controller | |
| JPH06110617A (ja) | ディスク制御方法 | |
| US20030172229A1 (en) | Systems and methods for detecting and compensating for runt block data transfers | |
| JPS6253864B2 (ja) | ||
| JPH06100998B2 (ja) | データ転送制御用インターフェース回路 | |
| KR100638378B1 (ko) | 디스크 제어장치의 메모리 구조에 대한 시스템 및 방법 | |
| TWI239508B (en) | Storage device controller apparatus, storage system and storage method | |
| US5875458A (en) | Disk storage device | |
| US6233628B1 (en) | System and method for transferring data using separate pipes for command and data | |
| JPH01140326A (ja) | 磁気ディスク装置 | |
| JPH05233513A (ja) | データ転送制御用インタフェース回路 | |
| JP3072559B2 (ja) | Ａｔａｐｉインタフェイス制御回路、およびその回路を使用したｄｖｄプレーヤ | |
| JPS6027014A (ja) | 磁気デイスク制御装置 | |
| JP4742443B2 (ja) | 記録再生装置、記録再生制御方法及び記録再生制御装置 | |
| JPH0519181B2 (ja) | ||
| JPH04346123A (ja) | データ転送装置 | |
| JPH04373054A (ja) | ファイル装置制御装置 | |
| JP2826780B2 (ja) | データ転送方法 | |
| JP2001084216A (ja) | データプリフェッチシステム、プリフェッチ方法、記録媒体 | |
| JPS61285566A (ja) | 入出力制御装置 | |
| JPS63128458A (ja) | バス制御方式 |