JPS6254461A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にダイナミック・メ
モリに関する。

〔発明の技術的背景とその問題点〕

従来、半導体記憶装置として、−個のＭＯＳトランジス
タと一個のＭＯＳキャパシタによりメモリセルを構成す
るＭＯ８型ダイナミックＲＡＭ（以下、ＤＲＡＭと略称
する）が知られている。

このＤＲＡＭでは、情報の記憶はＭＯＳキャパシタに電
荷が蓄積されているか否かにより行われ、情報の読み出
しはＭＯＳキャパシタの電荷をＭＯＳトランジスタを介
してデータ線に放出してその電位変化を検出することに
より行なわれる。

近年の半導体製造技術の進歩、特に微細加工技術の進歩
により、ＤＲＡＭの大官８化は急速に進んでいる。ＤＲ
ＡＭを更に大容量化する上で最も大きい問題は、メモリ
セル面積を小さくしてしかもＭＯＳキャパシタの容量！
を如何に大きく保つかという点にある。ＤＲＡＭの情報
読み出しの際の電位変化の大きさはＭＯＳギｔ？パシタ
の蓄積電荷吊の大きさで決まり、動作余裕、α線入射等
のノイズに対する余裕を考えると、最少限必要な電荷ｍ
が決まる。そして蓄積電荷ｍはＭＯＳキャパシタの容量
と印加電圧で決まり、印加電圧は電源電圧で決まるので
、ＭＯＳキャパシタ容量を必要ｍ確保する必要があるの
である。

このようなりＲＡＭにおいて、メモリセルの占有面積を
大きくすることなくＭＯＳキャパシタの容量を大きくす
る方法として、半導体基板上に溝を形成し、半導体基板
表面および溝の３側面を用いてＭＯＳキャパシタを形成
することが提案されている（例えばＨ，Ｗａｄａ　ｅｔ
　ａｌ、　”Ａ　ＦｏｌｄｅｄＣａｐａｃｉｔｏｒ　Ｃ
ｅ１ｌ　（Ｆ、　Ｃ，Ｃ，）　Ｆｏｒ　Ｆｕｔｕｒｅ　
ＨｃｇａｂｉｔＤＲＡＭｓ　”　ＩＥＤＨ１９８４，）
。このメモリセルはＭＯＳキャパシタとして溝の側面を
用いているため、溝を深く形成することにより、必要な
キャパシタ容量を確保することができると共に、キャパ
シタの占有面積を微細加工技術によって決定される最小
面積まで小さくすることができる。

上記メモリセルをフォールデッド・ビット・ライン方式
によりレイアウトしたＤＲＡＭの平面およびそのＡ−Ａ
’線断面図をそれぞれ第６図および第７図に示１゛。例
えばＰ型シリ゛」ン基板からなる半導体基板１上にワー
ド線ＷＬ　　、ＷＬ２．・・・。

ＷＬ８が垂直ライン状に配列され、またデータ線ＤＬ　
　、ＯＬ　　、ＯＬ　　、ＤＬ４が水平ライン状に配列
されている。これらのワード線ＷＬ１゜ＷＬ２　、・・
・、ＷＬＱとデータ線ＤＬ１．ＤＬ２゜ＤＬ　　、ＤＬ
４との交点に対応する位置には、それぞれＭＯＳトラン
ジスタかあるいは点線で囲まれたキＶバシタ領１＊３に
形成されたＭＯＳキャパシタかが配置されている。ＭＯ
Ｓトランジスタのソース領域はＭＯＳキャパシタに接続
され、ＭＯＳトランジスタのドレイン領域はコンタクト
孔５を介してデータ線ＤＬ　　、ＤＬ　　、ＤＬ３゜Ｄ
Ｌ４に接続されている。

また半導体基板１上のデータ線ＤＬ　　、ＤＬ２゜ＤＬ
　　、ＤＬ４の隣り合う２列の間のメモリセル分離領域
に溝６６．６７．６８が形成されている。

これらの溝６６．６７．６８の底面にはＰ＋不純物領域
７が形成されている。満６６．６７．６８内には酸化膜
８が堆積されている。そしてこれらの溝６６．６７．６
８により、第６図の太線で囲まれたメモリセル領域２が
これらの１Ｍ６６．６７゜６８により、第６図の太線で
囲まれたメモリセル領域２が相対的に凸部となっている
。キャパシタ領域３においては半導体基板１の凸部上面
および側面にｎ−不純物領域９が形成されている。この
凸部上面および側面に形成されたｎ−不純物領域９上に
酸化膜１０を介して多結晶シリコンからなるキャパシタ
電極４が形成されていて、ＭＯＳキャパシタを構成して
いる。

次に上記ＤＲＡＭの製造方法を第８図を用いて説明する
。抵抗的１００−〇のＰ型シリコン基板からなる半導体
基板１に反応性イオンエツヂレグ法によりＩｒｔ　６６
　、６７　、６８を形成する。これらの溝６６．６７．
６８の底面にイオン注入法によりＢイオンを注入し、Ｐ
１不純物領域７を形成する（第８図（ａ））。

次に全面に酸化膜８を堆積して、溝内を埋めつくす。そ
の後酸化膜８のエツチングを行ない、溝６６．６７．６
８にはさまれた半導体基板１の凸部の上面を露出する（
第８図（ｂ））。

次いでＰ　Ｅ　Ｐ　（Ｐｈｏｔｏ　［ｔｃｈｉｎｏ　Ｐ
ｒｏｃｅｓｓ　）によりキャパシタ領域３のバターニン
グを行ない、反応性イオンエツチング法によりエツチン
グを行なう。このときシリコンと酸化膜とではエツチン
グに選択性があるため、キャパシタ領域３における満６
６．６７．６８の酸化ＩＦＪ８のみがエッヂング除去さ
れる。こうしてキャパシタ電極３における半導体基板１
の凸部の上面および側面が露出される。この露出された
凸部の上面および側面にイオン注入法によりＡｓイオン
を注入し、ｎ−不純物領域９を形成する。このｎ−不純
物領域９表面に熱酸化により酸化膜１０を形成する。さ
らにこの酸化膜１０上に多結晶シリコンからなるキャパ
シタ電極４を形成する。こうしてキャパシタ領域３　。

においで、その一部分が溝内に埋め込まれたＭＯＳキｔ
／パシタを形成する（第８図（Ｃ））。

さらにキャパシタ電極４上に層間絶縁層１１を形成する
。またキャパシタ領域３を除いたメモリセル領域２の凸
部上にゲート酸化膜を形成する。

層間絶縁膜１１およびグーｌ−酸化膜の上に多結晶シリ
コンからなるワード線ＷＬ　　、ＷＬ２　、・・・。

ＷＬ８を形成する。そしてメモリセル領域２にイオン注
入法によりソース、ドレイン領域を形成する。こうして
ＭＯＳトランジスタを形成する。さらに全面に層間絶縁
層１２を形成し、所定の場所にコンタクト孔５を開口し
た後、アルミニウムからなるデータ線ＤＬ１．ＤＬ２．
ＤＬ３．ＤＬ４を形成する（第８図（ｄ））。

次に第６図のＤＲＡＭの一部断面を含む斜視図を第９図
に示す。半導体基板１に形成した溝６９の幅は、ｉｎ　
６９内に埋め込まれたキャパシタ電極４の厚みａと、溝
６９内に堆積された酸化膜８上にオーバーラツプした部
分のキャパシタ電極の長さｂと、キャパシタ電極とＭＯ
Ｓトランジスタが形成されているメモリヒル領域２との
間隔Ｃとからなっている。いよ０．８μｍルールを用い
てＤＲＡＭを製造する場合、 ａ＝０．４μｍ ｂ＝０．３μｍ ｃ＝０．３μｍ がそれぞれ必要であり、溝６９の幅ａ＋ｂ＋ｃは１．０
μｍとなる。このとぎ溝６９内に埋め込まれたキャパシ
タ電極４とＭＯＳトランジスタが形成されているメモリ
セル領域２との間の酸化膜８の厚さｂ　十ｃは０．６μ
瓦となる。

しかしながら０．６μＴｎ程度の酸化膜８の厚さでは、
キ１シバシタ電極４の電位によりメモリセル領域２の満
６９に接する側面部Ｂが反転する現象が起こる。すなわ
ち溝６９内のキャパシタ電極４をゲート電極とし、ｆｉ
　６９内の酸化膜８をゲート酸化膜とし、メモリレル領
ｂｌＡ２のＭＯＳトランジスタのソースおよびドレイン
領域をそれぞれソースおよびドレイン領域とする奇生ト
ランジスタが形成される。そしてこの寄生トランジスタ
の導通により、ＭＯＳ　ｔ−ランリスタのソース、トレ
イン間にリークが発生し、メモリビルのデータが破壊さ
れる。

この寄生トランジスタによるリークの発生を防ぐために
は、ゲート酸化膜となる酸化膜８の厚さｂ＋ｃを１．２
μｍ以上にする必要がある。これにより溝６９の幅ａ＋
ｂ＋Ｃは１．６μ以上となり、少なくとも０．６μｍの
増加となる。いま２０４８個Ｘ２０４８個のメモリセル
を有する４にビットＤＲＡＭを考えると、全体のチップ
幅は約１．２＃ｌ１（−０，６μｍＸ２０４８個）の増
加となる。

このように半導体基板に形成した溝内に記憶キャパシタ
の一部を埋め込んだＤＲＡＭにおいては、寄生トランジ
スタによるリークの発生を防ぐために、チップ面積が増
大するという問題があった。

しかもこのチップ面積の増大はＤＲＡＭの集積度に比例
するため、集積度が高まるにつれ、深刻なものどなる。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、寄生トラ
ンジスタによるリークの発生を防ぐと共にチップサイズ
の増大を抑制した半導体記憶装置を提供することを目的
とする。

〔発明の概要〕 上記目的を達成するため本発明は、半導体基板と、この
半導体基板ｔにマトリックス状に配置され、記憶キ１１
バシタおよび１ヘランジスタから構成されるメモリセル
と、前記半導体基板上にライン状に配列され、前記メモ
リセルと電気的に接続されたワード線と、前記半導体基
板上に前記ワード線に垂直なライン状に配列され、前記
メモリセルと電気的に接続されたデータ線と、これらデ
ータ線の２列を１対として、一方のデータ線の電位を基
準として、他方のデータ線に現われる前記メモリセルの
記憶信号を読み取るセンスアンプとを備えた半導体記憶
装置において、前記半導体基板上の前記データ線の隣り
合う２列の間のメモリセル分離領域に溝を形成し、この
溝内に前記記憶キャパシタの一部分を埋め込み、前記デ
ータ線の中の順番に並ｌνだ２ｎ列を１組として、前記
ワード線中の一対のワード線の一方と、順番に並んだ第
１列から第「１列までの前記データ線とのそれぞれの交
点に対応する位置に前記記憶キャパシタをを配置し、前
記一対のワード線の一方と順番に並んだ第ｎ＋１列から
第２ｎ列までの前記データ線とのそれぞれの交点に対応
する位置に前記トランジスタを配置し、前記一対のワー
ド線の他方と、前記第１列から第ｎ列までのデータ線と
のそれぞれの交点に対応する位置に前記トランジスタを
配置し、前記一対のワード線の他方と前記第ｎ＋１列か
ら第２ｎ列までのデータ線とのそれぞれの交点に対応す
る位置に前記記憶キレバシタを配置することを特徴とす
る。

データ線の第ｎ列と第ｎ　＋１列との間のメモリセル分
離領域には、データ線の他の隣り合う２列の間のメモリ
セル分離領域に形成された満より広い幅を有する溝が形
成されているかあるいは複数列の溝が形成されているこ
とが望ましい。

これにより、広い幅の満あるいは複数列の溝が形成され
るデータ線の２ｎ列からなる組の中の第ｎ列と第ｎ＋１
列との問おＪ：び隣り合う組と組との間のメモリセル分
離領域を除き、データ線の仙の隣り合う２列の間のメモ
リセル分離領域に形成する溝の幅を狭くすることができ
、寄生トランジスタによるリークを発生さけることなく
チップサイズを小さくするようにしたしのである。

〔発明の実施例〕

本発明の一実施例による半導体記憶′ＪＡ置の平面を第
１図に、そのＡ−Ａ線断面を第２図に示す。

例えばＰ型シリコン基板からなる半導体基板１上にワー
ド線ＷＬ、ＷＬ２．・・・、Ｗし、が垂百うイン状に配
列され、またデータ線ＯＬ　　、ＤＬ２゜・・・、ＤＬ
８が水平ライン状に配列されている。ワードＩ！ＷＬ１
．ＷＬ４．ＷＬ５．ＷＬ８とデータ１！１ｌＤＬ　　、
ＤＬ　　、ＤＬ３．ＤＬ４との交点およびワード線ＷＬ
２．ＷＬ３．ＷＬ６．Ｗ、Ｌ７とデ−タ線ＤＬ　　、Ｄ
Ｌ　　、ＯＬ　　、ＤＬ８との交点に対応する位置には
、太線で囲まれたメモリセル分離２に形成されたＭＯＳ
トランジスタがそれぞれ配置されている。またワード線
ＷＬ２．ＷＬ３゜ＷＬ、ＷＬ　　とデータ線ＤＬ　　、
ＤＬ２゜ＤＬ、ＤＬ４との交点およびワード線Ｗ１１゜
ＷＬ４．ＷＬ５．ＷＬ８とデータ線ＤＬ５゜ｒ）Ｌ　　
、［）１　．１）Ｌ、との交点に対応する位置には、点
線で囲まれたキャパシタ領域３に形成されたＭＯＳキャ
パシタがそれぞれ配置されている。

このキャパシタ領域３は２点鎖線で囲まれたキャパシタ
電極４によって覆われている。またＭＯＳトランジスタ
のソース領域はＭＯＳキャパシタに接続され、ＭＯＳト
ランジスタのドレイン領域はコンタクト孔５を介してデ
ータ線ＤＬ　　、ＤＬ２゜・・・、ＤＬ８に接続されて
いる。　また半導体基板１には溝６１．６２．６３が形
成されている。これらの溝６１，６２．６３の底面には
それれＰ＋不純物領域７が形成されている。またこらの
溝６１．６２．６３内には酸化膜８が堆積されている。

これらの溝６１．６２．６３にはされまた相対的な凸部
は、第１図の太線で囲まれたメモリセル分離２となって
いる。このメ［リセル領Ｖｉ２の例えばワード線ＷＬ　
　とデータ線ＤＬ　　、ＤＬ４との交点に対応する位置
の凸部上面にはそれぞれデータ線ＤＬ　　、ＤＬ４をゲ
ート電極と覆るＭＯＳ Ｓトランジスタ（図示せず）が形成されている。

またこのワード線ＷＬ８とデータＩｆ）Ｌ５．。

Ｄ［６との交点に対応する位置は、第１図の点線で囲ま
れたキャパシタ領域３となっている。このキＶバシタ領
ｔａ３内の凸部の上面および側面にはそれぞれＭＯＳキ
ャパシタが形成されている。すなわち半導体基板１の凸
８（；上面および側面にｎ−不純物領域９と、このｎ−
不純物領域９上に酸化ＩＦＪ　１０と、この酸化膜１０
上に多結晶シリコンからなる主１１バシタ電極４とが形
成されていて、ＭＯＳキャパシタが構成されている。こ
のため主１１パシタ領域３内の満６３内には、キャパシ
タ電極４となる多結晶シリコンが堆積されている。そし
てキャパシタ電極４とワード線ＷＬ　　、ＷＬ、、。

・・・、ＷＬ　　との間およびワード線ＷＬ、、ＷＬ２
゜・・・、ＷＬ　　とデータ線ＯＬ　　、ＤＬ２．・・
・。

ＤＬ８との間には、それぞれ層間絶縁ＦＪ１１゜１２が
形成されている。

また例えばデータａＤＬ　　とＤＩ５との間のメモリヒ
ル分離領域に形成された満６２は、その主１１パシタ領
域３側の側面に、ＭＯＳキャパシタの一部としてのキせ
バシタ電極４を有している。そしてこのメモリセル分Ｉ
ｌｌ領域の溝６２は、例えばデータ線ＯＬ　　とＤＬ４
との間のメモリセル分離領域の満６１および例えばデー
タ線ＤＬ５とＤＬ６との間のメモリセル分離領域の満６
３の幅がそれぞれ０．８μｍであるのに対し、１．６μ
ｍと広い幅を右している。

次にデータ線ＯＬ　　、ＤＬ２．・・・、ＤＬ８とセン
スアンプＳＡ　　、ＳＡ　　、ＳＡ３．ＳＡ４との接続
を第４図に示す。第４図においてＯ印はＭＯＳトランジ
スタが配置された位置を示し、×印はＭＯＳキャパシタ
が配置された位置を示す。メモリヒルの差動増幅読み出
し信号が現われるデータ線ＤＬ　　、ＤＬ　　、・・・
、ｒ）Ｌ８は順番に配列されている。そして、ワード線
ＷＬ　　、ＷＬ４゜ＷＬ　　、ＷＬ　　とデータ線ＤＬ
　　、ＤＬ２゜ＯＬ、ＤＬ　　との交点およびワード線
ＷＬ２゜ＷＬ３．ＷＬ６．ＷＬ７とデータ線１）Ｌ、、
。

ＤＬ６．ＤＬ７．ＤＬ８との交点において、ＭＯＳキ１
？バシタの電荷を放出するＭＯＳ　ｔ−ランリスタとデ
ータ線ＤＬ　　、ＤＬ　　、・・・、ＤＩ−８とが接続
されている。いまワード線ＷＬ４を選択すると、データ
線ＤＬ１．ＤＬ　　、ＤＬ　　、ＤＬ４にそれぞれ接続
されたメモリセルの情報が現われる。そして、データ線
ＤＬ　　とＯＬ、ＤＬ　　と［）’ｌ−７゜ＤＬ　　と
ＯＬ、ＤＬ　　とＤＩ５とをそれぞれ対としてセンスア
ンプＳＡ　　、ＳＡ２．ＳＡ３゜ＳＡ４に入力され、そ
の電位差が増幅される。

このように本実施例によれば、８列を１１１とするデー
タ線ＤＬ、ＤＬ、・・・、Ｄ’Ｌ８において、第１列か
ら第４列までのデータ線ＤＬ１．ＤＬ２゜ＤＬ　　、Ｄ
Ｌ４下に形成されたメモリセルの配置は同一であり、ま
た第５列から第８列までのデータ線ＯＬ　　、ＤＬ　　
、ＤＬ　　、ＤＬ８下のメモリセルの配置も同一である
。そして、第４列と第５列との間、すなわちデータ線Ｄ
Ｌ４とＤＬ５との間にメモリセルの配置のズレが生じる
。このため隣り合うデータ線間のメモリセル分離領域に
形成された溝のうちデータ線ＤＬ４とＤＬ５との間の）
萬６２だけが奇生トランジスタによるリークが発生する
危険がある。それ故、奇生トランジスタによるリークの
発生を防ぐためには、データ線ＤＬ４とＤＬ５との間の
溝６２だけが充分に広い幅を有するようにすればよい。

そして、他のデータ線間の溝の幅は、バターニングにお
ける限界まで狭くすることができる。すなわち、いよ０
．８μｍルールを用いて半導体記憶装置を製造する場合
、データ線ＤＬ　　、ＤＬ　　、・・・、ＤＬ８の隣り
合う２列の間の溝の幅は、データ線ＤＬ４とＤＬ５との
間の溝６２の幅１．６μｍを除いて全て０．８μｍとな
る。隣り合う組との間の溝の幅０．８μｍを考慮に入れ
ると、８列からなる１組のデータ線ＤＬ　　、ＤＬ　　
、・・・、ＤＬ８における溝の幅の総和は、 ０．８μｍｘ７＋１．６μｍ＝７．２μｍとなる。これ
はメモリビル１個当りの平均の溝幅が ７、　２　μｍ／８＝Ｏ、９μｍ となり、従来の溝幅１．６μｍと比較すると、メモリセ
ル１個当り０．７μｍ減少することを意味する。従って
いま２０４８個Ｘ２０４８個のメモリセルから構成され
る４にビットのＤＲＡＭを考えると、 ０．７μｍｘ２０４８個初１．４１１Ｉｌだけチップ幅
を減少させることができる。こうしてチップ蕾ナイズを
増加させることなく集積度を向−卜させることができる
。

この効果は、１紺に属するデータ線の列の数が多くなる
程大きくなり、またデータ線の総数が多くなる稈すなわ
ちメモリセルの集積度が高くなる程顕著になる。さらに
溝を形成する微細加工精度が進むにつれて、より一層の
効果が現われる。

また本実施例によれば、キャパシタ電極４上に居間絶縁
膜１１を形成した後、キャパシタ領域３を除いたメモリ
セル領域２の凸部上面を露出させるＰＥＰ工程において
、バターニングのためのマスク合わせが簡単になると共
に、マスク合わせ精度の２倍の合わけ余裕を必要とづる
箇所が減少する。すなわち従来の半導体記憶装置におい
ては、全ての溝に対してマスク合わせが必要であるため
、多溝ごとに合わせ余裕を必要とし、その分だけメモリ
セルの幅が広くなっていたが、この合わせ余裕を必要と
する箇所は１組のデータ線において１箇所だけで済む。

このためチップ全体でマスク合わけ余裕幅は８分の１に
減少し、その分だけチップ幅を減少させることができる
。こうして、チップナイズを増加させることなく、集積
度および歩留りを向上させることができる。この効果は
、１組に属するデータ線の列の数が多くなる程大きくな
り、メモリセルの集ｖ４度が高くなる程顕著になる。

さらに本実施例によれば、センスアンプＳＡのレイアウ
トが容易になる。すなわち従来の半導体記憶装置におい
ても、対となるデータ線ＯＬ　。

ＯＬを一直線上に形成し、その中央部にセンスアンプＳ
Ａを形成することによって、本実施例と同様にメモリセ
ルの配置を行なうことは可能である。

しかしこの場合、センスアンプＳＡはメモリセルよりも
はるかに大きな占有面積を有し、しかも複雑な回路構成
を必要とする。このためデータ線のピッチを考慮すると
、センスアンプＳＡを上述のにうにレイアウトすること
は現実にはきわめて困難であった。本実施例においては
、データ線のピッチ方向に対してほぼ２倍のレイアウト
上の面積的余裕が生じるため、容易にセンスアンプを設
け゛ることができる。

なＪ３上記実施例においては、第２図に示されるように
、寄生トランジスタによるリークの発生を防ぐためデー
タｆｉｌＤ【−とＤＬ５との間に１．６μｍの充分に広
い幅を有する溝６２が形成されているが、第３図に示さ
れるように、データ線ＤＬ４とＤＬ５との間に複数列の
満６４．６５が形成されてもよい。このとき溝６４．６
５は満６２の幅のように広い幅を有する必要はない。上
記実施例における溝６２は幅が広いため、満６２内に堆
積した酸化膜８が充分溝６２内を埋めつくぜないという
問題があった。本実施例による複数列の１Ｍ６４．６５
はこの問題を解決覆ることかできる。

また上記実施例においては、第４図に示されるようなデ
ータ線ＤＬ　　、ＤＬ　　、・・・、ＤＬ８とセンスア
ンブＳＡ　　、ＳＡ２．ＳＡ３．ＳＡ４との接続方法を
示したが、この接続方法に限定されるわけではなく、デ
ータ線ＤＬ１．ＤＬ２．ＤＬ３゜ＯＬ　　とデータ線Ｏ
Ｌ　　、ＤＬ　　、ＤＬ７゜ＤＬ８とからそれぞれ１列
ずつ選択してセンスアンプＳＡ１．ＳＡ２　、ＳＡ３．
ＳＡ４に入力すればよい。例えば第５図に示されるよう
に、データ線ＤＬ　　とＤＬ、ＤＬ　　とＤＬ　　、Ｄ
Ｌ３とＤＬ７．ＤＬ　　とＤＬ８とをそれぞれ対として
センスアンプＳＡ、ＳΔ　、ＳＡ、ＳＡ４に入力しても
よい。

さらにまた上記実施例においては、４対のデータ線ＤＬ
　　、ＤＬ２．・・・、ＤＬ８を１組とした場合につい
て述べたが、１組のデータ線の数は４対に限定されるわ
けではなく、２対以上であればよい。一般に、１組のデ
ータ線の数が増加する程、本発明の上記効果は大きくな
る。

（発明の効果〕 以上の通り本発明によれば、寄生トランジスタににるリ
ークの発生を防ぐと共に、チップサイズの増大を抑制し
、集積度および歩留りを向上さけることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置を示ず
平面図、第２図は本発明の同半導体記憶装置のＡ−Ａ線
断面図、第３図は本発明の他の実施例による半導体記憶
装置の奔＝弄基断面図、第４図は本発明の他の実施例に
よる半導体記憶装置を示すブロック図、第５図は本発明
のざらに他の実施例による半導体記憶装置を示すブロッ
ク図、第６図は従来の半導体記憶装置を示す平面図、第
７図は同半導体記憶装置のＡ−Ａ線断面図、第８図は同
半導体記憶装置の製造方法を承り工程図、第９図は同半
導体記憶装置の動作を説明するための図である。 １・・・半導体基板、２・・・メモリセル領域、３・・
・キＶパシタ領域、４・・・キｔｒパシタ電極、５・・
・コンタクト孔、６１．６２．・・・、６９・・・ｉｆ
４．７・・・Ｐ＋不純物領域、８，１０・・・酸化膜、
９・・・ｎ−不純物領域、１１．１２・・・層間絶縁膜
、ＷＬ、、ＷＬ２　。 ・・・、ＷＬ８・・・ワード線、ＯＬ　　、ＤＬ２．・
・・。 ＤＬ８・・・データ線、ＳＡ１．ＳＡ２　、’ＳＡ３゜
ＳＡ４・・・センスアンプ。 出願人代理人　　佐　　藤　　−雄 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、この半導体基板上にマトリックス状
   に配置され、記憶キヤパシタおよびトランジスタから構
   成されるメモリセルと、前記半導体基板上にライン状に
   配列され、前記メモリセルと電気的に接続されたワード
   線と、前記半導体基板上に前記ワード線に垂直なライン
   状に配列され、前記メモリセルと電気的に接続されたデ
   ータ線と、これらデータ線の２列を１対として、一方の
   データ線の電位を基準として、他方のデータ線に現われ
   る前記メモリセルの記憶信号を読み取るセンスアンプと
   を備えた半導体記憶装置において前記半導体基板上の前
   記データ線の隣り合う２列の間のメモリセル分離領域に
   溝を形成し、この溝内に前記記憶キャパシタの一部分を
   埋め込み、前記データ線の中の順番に並んだ２ｎ列を１
   組として、前記ワード線中の一対のワード線の一方と、
   順番に並んだ第１列から第ｎ列までの前記データ線との
   それぞれの交点に対応する位置に前記記憶キャパシタを
   を配置し、前記一対のワード線の一方と順番に並んだ第
   ｎ＋１列から第２ｎ列までの前記データ線とのそれぞれ
   の交点に対応する位置に前記トランジスタを配置し、前
   記一対のワード線の他方と、前記第１列から第ｎ列まで
   のデータ線とのそれぞれの交点に対応する位置に前記ト
   ランジスタを配置し、前記一対のワード線の他方と前記
   第ｎ＋１列から第２ｎ列までのデータ線とのそれぞれの
   交点に対応する位置に前記記憶キャパシタを配置するこ
   とを特徴とする半導体記憶装置。 ２、特許請求の範囲第１項記載の装置において、 前記データ線の２ｎ列からなる組の中の第ｎ列と第ｎ＋
   １列との間の前記メモリセル分離領域に形成された前記
   溝が、前記データ線の他の隣り合う２列の間の前記メモ
   リセル領域に形成された前記溝より広い幅を有すること
   を特徴とする半導体記憶装置。 ３、特許請求の範囲第１項記載の装置において、 前記データ線の２ｎ列からなる組の中の第ｎ列と第ｎ＋
   １列との間の前記メモリセル分離領域に前記溝を複数列
   形成することを特徴とする半導体記憶装置。 ４、特許請求の範囲第１項記載の装置において、 前記データ線の２ｎ列からなる組の中の第１列と第ｎ＋
   １列、第２列と第ｎ＋２列、・・・・・・、第ｎ列と第
   ２ｎ列とをそれぞれ対として、前記センスアンプに接続
   することを特徴とする半導体記憶装置。 ５、特許請求の範囲第１項記載の装置において、 前記データ線の２ｎ列からなる組の中の第１列と第２ｎ
   列、第２列と第２ｎ−１列、・・・・・・、第ｎ列と第
   ｎ＋１列とをそれぞれ対として、 前記センスアンプに接続することを特徴とする半導体記
   憶装置。