JPS6254893A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6254893A JPS6254893A JP60195263A JP19526385A JPS6254893A JP S6254893 A JPS6254893 A JP S6254893A JP 60195263 A JP60195263 A JP 60195263A JP 19526385 A JP19526385 A JP 19526385A JP S6254893 A JPS6254893 A JP S6254893A
- Authority
- JP
- Japan
- Prior art keywords
- conductance
- cell
- dummy
- dummy cell
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 12
- 230000005669 field effect Effects 0.000 claims description 15
- 230000000694 effects Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241001282738 Racta Species 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 210000000936 intestine Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリ装置、特にゲインメモリセルを
用いたダイナミック半導体メモリ装置ｌこ関する。
用いたダイナミック半導体メモリ装置ｌこ関する。
（従来の技術）
最近、メモリセル自身に電流ゲインを有するため、微細
化しても読出し信号が低下しないゲインメモリセルが、
電荷読出し型セルの対抗馬として注目されている。ゲイ
ンセルの従来例としては、例えば、１９８４年８月３０
日〜９月１日に開催された固体素子ｅ材料コンファレン
スのアブストラクト雑ｍ （＆ｔｅｎｄｅｄ ａｂａｔ
ｒａｃｔａ ｏｆ １９８４ ＩｃｌＣ８５Ｄ第２６５
〜２６８頁に掲載された“ＴＩＴＥ 腸工。
化しても読出し信号が低下しないゲインメモリセルが、
電荷読出し型セルの対抗馬として注目されている。ゲイ
ンセルの従来例としては、例えば、１９８４年８月３０
日〜９月１日に開催された固体素子ｅ材料コンファレン
スのアブストラクト雑ｍ （＆ｔｅｎｄｅｄ ａｂａｔ
ｒａｃｔａ ｏｆ １９８４ ＩｃｌＣ８５Ｄ第２６５
〜２６８頁に掲載された“ＴＩＴＥ 腸工。
ＡＮｅｗ ＳＯＩ ＤＲＡＭ Ｇａ１ｎ Ｃｅ１ｌ
ｆｏｒ Ｍｂｉｔ ＤＲＡＭ’Ｓ’″と題するシ千シ呵
つ（Ｈ，５ｃｈｉｃｈｉｊｏ）氏等の論文や、昭和６０
年度電子電信学会総合全国大会講演論文集分冊２第２−
３５７頁に掲載された［単−電源動作の容量結合メモリ
セル」と題する黒沢氏等の論文等に紹介されたものがあ
る。
ｆｏｒ Ｍｂｉｔ ＤＲＡＭ’Ｓ’″と題するシ千シ呵
つ（Ｈ，５ｃｈｉｃｈｉｊｏ）氏等の論文や、昭和６０
年度電子電信学会総合全国大会講演論文集分冊２第２−
３５７頁に掲載された［単−電源動作の容量結合メモリ
セル」と題する黒沢氏等の論文等に紹介されたものがあ
る。
これらのゲインセルはバイナリ情報の記憶部と、記憶さ
れたバイナリ情報によってコンダクタンスが変化する電
界効果トランジスタから成り、該トランジスタのコンダ
クタンスを検出して、バイナリ情報″′１”、“Ｏ″を
読出せるように構成されている。このようなゲインセル
は従来の１トランジスタ型セルのように、大きな記憶容
量を有するキャパンタを用いないため、集積度が高くな
る利点を有する。
れたバイナリ情報によってコンダクタンスが変化する電
界効果トランジスタから成り、該トランジスタのコンダ
クタンスを検出して、バイナリ情報″′１”、“Ｏ″を
読出せるように構成されている。このようなゲインセル
は従来の１トランジスタ型セルのように、大きな記憶容
量を有するキャパンタを用いないため、集積度が高くな
る利点を有する。
このようなゲインセルを用いた半導体メ−Ｖりの従来例
としては、特開昭５８−３６５０３号公報に述べられて
おり、ゲインセルのセンス方式としては、第１図に示す
ようにダミーセルｌどもゲインセルを用いる差動センス
方式である。第１図は選択されたメモリセル１がセンス
アンプ２によって検出される状態を示しており、このセ
ンスアンプ２はメモリセル１のコンダクタンスの変化を
ダミーセル３のコンダクタンスを基準として検出する。
としては、特開昭５８−３６５０３号公報に述べられて
おり、ゲインセルのセンス方式としては、第１図に示す
ようにダミーセルｌどもゲインセルを用いる差動センス
方式である。第１図は選択されたメモリセル１がセンス
アンプ２によって検出される状態を示しており、このセ
ンスアンプ２はメモリセル１のコンダクタンスの変化を
ダミーセル３のコンダクタンスを基準として検出する。
上記公報に記載された発明においては、このダミーセル
３はメモリセル１と全く同じ構造に作られるが、チャン
ネル幅とチャンネル長との比がメモリセル１の２分のＩ
＋どなるように構成される。これはメモリセル１とダミ
ーセル３とのコンダクタンス比が２：ｌとなることを意
味している。従って、′１”情報を記憶しているゲイン
セル１のコンダクタンスＩｃ（１）を１、“０″情報を
記憶しているゲインセルＯのコンダクタンスＩｃ（０）
を０とし、ダミーセルとしては常１こ“１”情報を記憶
させたゲインセルを用いるとすると、ダミーセル３のコ
ンダクタンスＩｄは０．５となる。このコンダクタンス
の値がセンスアンプ２に基準値として作用し、メモリセ
ルｌのコンダクタンスが０．５以上か以下かによって、
“１ｎまたは“０”のバイナリ情報が検知される。
３はメモリセル１と全く同じ構造に作られるが、チャン
ネル幅とチャンネル長との比がメモリセル１の２分のＩ
＋どなるように構成される。これはメモリセル１とダミ
ーセル３とのコンダクタンス比が２：ｌとなることを意
味している。従って、′１”情報を記憶しているゲイン
セル１のコンダクタンスＩｃ（１）を１、“０″情報を
記憶しているゲインセルＯのコンダクタンスＩｃ（０）
を０とし、ダミーセルとしては常１こ“１”情報を記憶
させたゲインセルを用いるとすると、ダミーセル３のコ
ンダクタンスＩｄは０．５となる。このコンダクタンス
の値がセンスアンプ２に基準値として作用し、メモリセ
ルｌのコンダクタンスが０．５以上か以下かによって、
“１ｎまたは“０”のバイナリ情報が検知される。
（発明が解決しようとする問題点）
しかしながら、ゲインセルを用いた半導体メモリ、特に
ＲＡ Ｍにおいて、メモリセルのコンダクタンス及びビ
ット線容量にバラツキがある場合には、セルのコンダク
タンスが大きい程、又、ビット線容量が小さい程、ビッ
ト線に現れる信号電圧ノハラツキ大きくなり、ダミーセ
ルのコンダクタンスＩｄとして、“１”、“０”情報に
対応するメモ１１セルのコンダクタンスＩｃ（１）、Ｉ
ｃ（０）の和の２分の１（Ｉｃ（１）十Ｉｃ（０））／
２を用いた場合（ここではＩｃ（１）＞ Ｉ、（０）と
仮定する。）、“１”情報のセルの読出しに対する動作
マージンが低下し、誤動作をおこす危険がある。特に、
ゲインセルを用いて大容量のＲＡＭを作る場合には、′
１”情報の読出しの動作マージン不足によって、完全良
品チップが作られない恐れがある。
ＲＡ Ｍにおいて、メモリセルのコンダクタンス及びビ
ット線容量にバラツキがある場合には、セルのコンダク
タンスが大きい程、又、ビット線容量が小さい程、ビッ
ト線に現れる信号電圧ノハラツキ大きくなり、ダミーセ
ルのコンダクタンスＩｄとして、“１”、“０”情報に
対応するメモ１１セルのコンダクタンスＩｃ（１）、Ｉ
ｃ（０）の和の２分の１（Ｉｃ（１）十Ｉｃ（０））／
２を用いた場合（ここではＩｃ（１）＞ Ｉ、（０）と
仮定する。）、“１”情報のセルの読出しに対する動作
マージンが低下し、誤動作をおこす危険がある。特に、
ゲインセルを用いて大容量のＲＡＭを作る場合には、′
１”情報の読出しの動作マージン不足によって、完全良
品チップが作られない恐れがある。
従って、本発明の目的はゲインセルを用いたＲＡＭにお
いて、ゲインセルのコンダクタンス及びビット線容量に
バラツキがある場合にも、動作マージンの広い半導体メ
モリ装置を提供することにある。
いて、ゲインセルのコンダクタンス及びビット線容量に
バラツキがある場合にも、動作マージンの広い半導体メ
モリ装置を提供することにある。
（問題点を解決するための手段）
本発明の半導体メモリ装置は、
バイナリ−情報の記憶部と、記憶されたバイナリ情報に
よってコンダクタンスが変化する電界効果トランジスタ
とから成るゲインメモリセルと、該電界効果トランジス
タの第１バイナリ情報に対応する第１のコンダクタンス
Ｉｃ（０）と、第２バイナリ情報に対応し前記第１のコ
ンダクタンスＩｃ（０）よりも大きい第２のコンダクタ
ンスＩ、 （１）との力嘔値の２分の１のコンダクタン
スと、前記第１のコンダクタンスＩｃ（０）との間にあ
るコンタクタンスＩｄを有する電界効果トランジスタを
含むダミーセルと、前記メモリセルの電界効果トランジ
スタのコンダクタンスＩｃ（０）又はＩｃ（１）と前記
ダミーセルの電界効果トランジスタのコンタクタンスＩ
ｄトの差を検出し、バイナリ情報の読出しを行なう差動
感知増幅器とから成ることを特徴とする半導体メモリ装
置 である。
よってコンダクタンスが変化する電界効果トランジスタ
とから成るゲインメモリセルと、該電界効果トランジス
タの第１バイナリ情報に対応する第１のコンダクタンス
Ｉｃ（０）と、第２バイナリ情報に対応し前記第１のコ
ンダクタンスＩｃ（０）よりも大きい第２のコンダクタ
ンスＩ、 （１）との力嘔値の２分の１のコンダクタン
スと、前記第１のコンダクタンスＩｃ（０）との間にあ
るコンタクタンスＩｄを有する電界効果トランジスタを
含むダミーセルと、前記メモリセルの電界効果トランジ
スタのコンダクタンスＩｃ（０）又はＩｃ（１）と前記
ダミーセルの電界効果トランジスタのコンタクタンスＩ
ｄトの差を検出し、バイナリ情報の読出しを行なう差動
感知増幅器とから成ることを特徴とする半導体メモリ装
置 である。
（作用）
本発明の半導体メモリ装置の動作・原理について、以下
ｔこ簡単な解近モデルを用いて説明する。
ｔこ簡単な解近モデルを用いて説明する。
ゲインセル信号のセンス方式は、第１図のダイナミック
型差動センス方式とする５、簡単なモデルとして、ゲイ
ンセルの読出し時のフンダクタンスエ。を一定とし、ビ
ット線電圧ｖｂ（ｔ）がプリチャージ電圧Ｖ、から時間
ｔの経過とともに、次式のように減少する場合を考える
。
型差動センス方式とする５、簡単なモデルとして、ゲイ
ンセルの読出し時のフンダクタンスエ。を一定とし、ビ
ット線電圧ｖｂ（ｔ）がプリチャージ電圧Ｖ、から時間
ｔの経過とともに、次式のように減少する場合を考える
。
但し、ｃｂはビット線容量とする。Ｖ、＝５Ｖ。
Ｃｂ＝ＩｐＦの場合に、■。ヲハラメータとり、ｆ、＝
ｖｂ（ｔ）とｔの関係を第２図（実線）に示す。以下
１図においてはセルのコンダクタンスを読出し電流と同
意語で扱う。ゲインセルによるビット線信号電圧は、４
０″、′１１情報記憶のメモリセルの読出し時のコンダ
クタンスＩｃ（０） 、 Ｉｃ（１）とダミーセルの読
出し時のコンダクタンスＩｄとの差によって決定され。
ｖｂ（ｔ）とｔの関係を第２図（実線）に示す。以下
１図においてはセルのコンダクタンスを読出し電流と同
意語で扱う。ゲインセルによるビット線信号電圧は、４
０″、′１１情報記憶のメモリセルの読出し時のコンダ
クタンスＩｃ（０） 、 Ｉｃ（１）とダミーセルの読
出し時のコンダクタンスＩｄとの差によって決定され。
ビット線対の差電圧は時間の経過とともに増加する。
セルの読出し時のコンダクタンスとビット線容量にバラ
ツキΔ工。”Ｃｂがある場合のビット線電圧ΔＸｏ／■
ｏ＝ΔＣｂ／Ｃｂ＝±１０チのバラツキがある場合のビ
ット線電圧のバラツキは、第２図中の各工。に対して破
線で挾まれた領域となる。セルの読出し時のコンダクタ
ンスが大きい程、ビット線電圧のバラツキは大きくなる
。メモリセルの続出し時のコンダクタンスＩｃ（０）
、 Ｉｃ（１）及び工。とへの許容バラツキδ＝ （ｊ
Ｉｃ／Ｉｃ） ＋ （ΔＣｂ／ Ｃｂ ）が与えられた
時に、読出し開始よりｔ時間後に、読出しビット線とダ
ミービット線の電圧差がｊ■８となるために必要なダミ
ーセルの読出し時のコンダクタンスＩｄはＩｃ（０）か
ら求まるダミーセルコンダクタンスＩｄ（０）と、Ｉｃ
（１）から求まるダミーセルコンダクタンスＩｄ（１）
との間にあればよい。ここで、 Ｉｄ（０）及びＩｄ（
１）は、時刻ｔにおけるビット線対の差電圧（ＩＩ。−
Ｉｄｌ・ｔ／Ｃｂ）が、工。を（２）式に代入して求ま
るｊｖｂ（ｔ）と必要ビット線対電圧差ΔＶ３とＩｄを
（２）式に代入して求まるｊｖｂ（ｔ）との和になる事
から、次式より求まる。
ツキΔ工。”Ｃｂがある場合のビット線電圧ΔＸｏ／■
ｏ＝ΔＣｂ／Ｃｂ＝±１０チのバラツキがある場合のビ
ット線電圧のバラツキは、第２図中の各工。に対して破
線で挾まれた領域となる。セルの読出し時のコンダクタ
ンスが大きい程、ビット線電圧のバラツキは大きくなる
。メモリセルの続出し時のコンダクタンスＩｃ（０）
、 Ｉｃ（１）及び工。とへの許容バラツキδ＝ （ｊ
Ｉｃ／Ｉｃ） ＋ （ΔＣｂ／ Ｃｂ ）が与えられた
時に、読出し開始よりｔ時間後に、読出しビット線とダ
ミービット線の電圧差がｊ■８となるために必要なダミ
ーセルの読出し時のコンダクタンスＩｄはＩｃ（０）か
ら求まるダミーセルコンダクタンスＩｄ（０）と、Ｉｃ
（１）から求まるダミーセルコンダクタンスＩｄ（１）
との間にあればよい。ここで、 Ｉｄ（０）及びＩｄ（
１）は、時刻ｔにおけるビット線対の差電圧（ＩＩ。−
Ｉｄｌ・ｔ／Ｃｂ）が、工。を（２）式に代入して求ま
るｊｖｂ（ｔ）と必要ビット線対電圧差ΔＶ３とＩｄを
（２）式に代入して求まるｊｖｂ（ｔ）との和になる事
から、次式より求まる。
従って、ダミーセルの読出し時のコンダクタンスＩｄは
、Ｉｄ （ｏ）＜ ”ｄ ４ｄ（１）を満足するように
選べばよい。例えば、Ｉｃ（０）＝ １縄、Ｉ、 （１
）＝ ６０μＡ、δ＝２０％。
、Ｉｄ （ｏ）＜ ”ｄ ４ｄ（１）を満足するように
選べばよい。例えば、Ｉｃ（０）＝ １縄、Ｉ、 （１
）＝ ６０μＡ、δ＝２０％。
Ｖ、 ＝ ５ Ｖ 、 Ｃｂ＝ １ ｐＦの条件で、ｔ
＝２０ｎｓｅｃの時。
＝２０ｎｓｅｃの時。
ＩＶ、 ＝ ２００ｍＶヲ満足するＩｄ（０） 、 Ｉ
ｄ（１１は（３） 、 （４）式より２８μＡと３２μ
Ａとなる。この様子を第３図に示すが、図中、斜線の領
域がダミーセルとして最適な読出し時のコンダクタンス
となる。このように、セルの読出し時のコンダクタンス
とビット線容量のバラツキを考慮した場合、最適のダミ
ーセルの読出し時コンダクタンスＩｄは、Ｉｃ（０）ト
Ｉｃ（１）の中間（（１０μＡ＋６０μＡ）÷２＝３５
μＡ）よりはＩｃ（０）側にずれ、読出し時コンダクタ
ンスが大きい程、このずれる量は大きくなる。
ｄ（１１は（３） 、 （４）式より２８μＡと３２μ
Ａとなる。この様子を第３図に示すが、図中、斜線の領
域がダミーセルとして最適な読出し時のコンダクタンス
となる。このように、セルの読出し時のコンダクタンス
とビット線容量のバラツキを考慮した場合、最適のダミ
ーセルの読出し時コンダクタンスＩｄは、Ｉｃ（０）ト
Ｉｃ（１）の中間（（１０μＡ＋６０μＡ）÷２＝３５
μＡ）よりはＩｃ（０）側にずれ、読出し時コンダクタ
ンスが大きい程、このずれる量は大きくなる。
（実施列）
以下図面を参照してこの発明の詳細な説明する。
第４図にはテーパアイソレイテッドメモリセル即ち電界
効果トランジスタの断面が示されている。
効果トランジスタの断面が示されている。
この図から見られるように電界効果トランジスタのチャ
ンネル領域において酸化膜１１はテーパ状に形成されポ
リシリコンゲート’を極１２直下のシリコン基板１３に
深いＮ型領域１４と浅いＰ型領域１５とが形成されてい
る。また、チャンネル領域を囲繞するようにＰ゛領域１
６がシリコン基板１３に形成されている。このような構
造の電界効果トランジスタの電極１２下のチャンネル領
域に電荷が蓄積されるとトランジスタのコンダクタンス
が小さくなり蓄積電荷が殆んどＯになるとコンダクタン
スはかなり大きくなる。例えば、蓄積電荷が殆んどＯ（
“１″情報の記憶とする。）のときコンダクタンスを６
とすると電荷が蓄積された（“０″情報の記憶とする。
ンネル領域において酸化膜１１はテーパ状に形成されポ
リシリコンゲート’を極１２直下のシリコン基板１３に
深いＮ型領域１４と浅いＰ型領域１５とが形成されてい
る。また、チャンネル領域を囲繞するようにＰ゛領域１
６がシリコン基板１３に形成されている。このような構
造の電界効果トランジスタの電極１２下のチャンネル領
域に電荷が蓄積されるとトランジスタのコンダクタンス
が小さくなり蓄積電荷が殆んどＯになるとコンダクタン
スはかなり大きくなる。例えば、蓄積電荷が殆んどＯ（
“１″情報の記憶とする。）のときコンダクタンスを６
とすると電荷が蓄積された（“０″情報の記憶とする。
）ときコンダクタンスはα荷が０のときに比べてかなり
小さく１となる。
小さく１となる。
このようなコンダクタンスの変化を検出するとバイナリ
情報“１”、Ｏ”の読み出しが可能となる。この実施例
ではこのコンダクタンスの変化を検出するため第５図に
示すような回路が用いられる。この図は選択されたメモ
リセル２１がセンスアンプ２２によって検出される状態
を示しておりこのセンスアンプ２２はメモリセル２１の
コンダクタンスの変化をダミーセル２３のコンダクタン
スを基準として検出する。φ１．φ２．φ８．φ４．φ
、はセンスアンプ２２を正しく動作させるためのクロッ
ク信号である。このダミーセル２３はメモリセル２１と
全く同じ構造ｉこ作られるがチャンネル幅とチャンネル
長との比がメモリセル２１の２分の１１こなるように構
成される。即ちメモリセル２１のチャンネル長及びチャ
ンネル巾を■。及びＷｃとしダミーセル２３のチャンネ
ル巾を夫々瑯及びＷＤとすると次のような関係となるよ
うにダミーセルのチャンネル長及びチャンネル巾が設定
される。
情報“１”、Ｏ”の読み出しが可能となる。この実施例
ではこのコンダクタンスの変化を検出するため第５図に
示すような回路が用いられる。この図は選択されたメモ
リセル２１がセンスアンプ２２によって検出される状態
を示しておりこのセンスアンプ２２はメモリセル２１の
コンダクタンスの変化をダミーセル２３のコンダクタン
スを基準として検出する。φ１．φ２．φ８．φ４．φ
、はセンスアンプ２２を正しく動作させるためのクロッ
ク信号である。このダミーセル２３はメモリセル２１と
全く同じ構造ｉこ作られるがチャンネル幅とチャンネル
長との比がメモリセル２１の２分の１１こなるように構
成される。即ちメモリセル２１のチャンネル長及びチャ
ンネル巾を■。及びＷｃとしダミーセル２３のチャンネ
ル巾を夫々瑯及びＷＤとすると次のような関係となるよ
うにダミーセルのチャンネル長及びチャンネル巾が設定
される。
従って、前述したようにメモリセル２１に電荷が蓄積さ
れていないときのメモリセル２１のコンダクタンスを６
、電荷が蓄積されたときのメモリセル２１０）コンダク
タンスを１とすればダミーセル２３が無電荷状態であれ
ばこのダミーセル２３のコンダクタンスは３となり、こ
のコンダクタンスの値がセンスアンプ２２に基準値とし
て作用して“１″または“０″のバイナリ情報が検知さ
れる。しかも、ダミーセルのコンダクタンス３が、“１
”及び“０”情報を記憶しているメモ１１セルのコンダ
クタンスの和の２分の１３．５より、小さいために、メ
モリセル、ダミーセルのコンダクタンス及びビットｍ容
量にバラツキがある場合番こも、ダミーセルのコンダク
タンスが前（３１、ｆ−１１式を満足するので、動作マ
ージンが広く誤動作しにくいＲＡ Ｍとなる。具体的に
はコンダクタンス及びビットｍ容量に２０チのバラツキ
がある場合ｌこは、前第３図かられかるように、ダミー
セルのコンダクタンスが３．５の時には“１″情報の読
出しのマージンが減り、イ島号電圧ΔＶ、＝２００ｍＶ
を得られないのに対し、ダミーセルのコンダクタンスが
３の場合にはΔｖｓ ” ２００ｍＶが得られる。
れていないときのメモリセル２１のコンダクタンスを６
、電荷が蓄積されたときのメモリセル２１０）コンダク
タンスを１とすればダミーセル２３が無電荷状態であれ
ばこのダミーセル２３のコンダクタンスは３となり、こ
のコンダクタンスの値がセンスアンプ２２に基準値とし
て作用して“１″または“０″のバイナリ情報が検知さ
れる。しかも、ダミーセルのコンダクタンス３が、“１
”及び“０”情報を記憶しているメモ１１セルのコンダ
クタンスの和の２分の１３．５より、小さいために、メ
モリセル、ダミーセルのコンダクタンス及びビットｍ容
量にバラツキがある場合番こも、ダミーセルのコンダク
タンスが前（３１、ｆ−１１式を満足するので、動作マ
ージンが広く誤動作しにくいＲＡ Ｍとなる。具体的に
はコンダクタンス及びビットｍ容量に２０チのバラツキ
がある場合ｌこは、前第３図かられかるように、ダミー
セルのコンダクタンスが３．５の時には“１″情報の読
出しのマージンが減り、イ島号電圧ΔＶ、＝２００ｍＶ
を得られないのに対し、ダミーセルのコンダクタンスが
３の場合にはΔｖｓ ” ２００ｍＶが得られる。
尚、センスアンプとしてはレンオレス型のフリップフロ
ップセンスアンプが用いられるので検知感度が高く、エ
ネルギ消費が少なく、しかも高速検知が可能である。
ップセンスアンプが用いられるので検知感度が高く、エ
ネルギ消費が少なく、しかも高速検知が可能である。
（発明の効果）
以上説明したように、本発明によると、メモリセルとし
てバイナリ−情報の記憶部と記憶されたバイナリ情報ｌ
こよってコンダクタンスが変化する上界効果トランジス
タとから成るゲインセルを用い、更にダミーセルとして
メモリセルと同じ構造であるがコンダクタンスがメモリ
セルの一１″状態と“ＯＮ状態の夫々における読出し時
のコンダクタンスの加算値の２分の１のコンダクタンス
と前記メモリセルの′０”状態の続出し時のコンダクタ
ンスとの間にあるコンダクタンスを有する電界効果トラ
ンジスタとから成るゲインセルが用いられる。又、上記
ダミーセルを基準として用いるセンスアンプにはバラン
ス型フリップフロップセンスアンプが用いられる。本発
明のＲＡＭでは、ゲインセルを用いるので、時間の経過
とともにビット線へ現れる信号電圧は増加する。しかも
、従来の１トランジスタ型セルのように、大きな記憶容
量を有するキャパンタを用いないため、集積度が高くな
る利点がある。更に、メモリセル及びダミーセルの読出
し時のコンダクタンス及びビット線容量にバラツキがあ
る場合ｌこも、読出し時にビット線対に現れる信号電圧
差を“１”及び０”情報記憶の犬々のメモリセルに対し
て等しく得ることがでさるため、メモリセル情報による
動作マージンのアンバランスがなく、動作マージンの広
い半導体メモリ装置を冥現できる。
てバイナリ−情報の記憶部と記憶されたバイナリ情報ｌ
こよってコンダクタンスが変化する上界効果トランジス
タとから成るゲインセルを用い、更にダミーセルとして
メモリセルと同じ構造であるがコンダクタンスがメモリ
セルの一１″状態と“ＯＮ状態の夫々における読出し時
のコンダクタンスの加算値の２分の１のコンダクタンス
と前記メモリセルの′０”状態の続出し時のコンダクタ
ンスとの間にあるコンダクタンスを有する電界効果トラ
ンジスタとから成るゲインセルが用いられる。又、上記
ダミーセルを基準として用いるセンスアンプにはバラン
ス型フリップフロップセンスアンプが用いられる。本発
明のＲＡＭでは、ゲインセルを用いるので、時間の経過
とともにビット線へ現れる信号電圧は増加する。しかも
、従来の１トランジスタ型セルのように、大きな記憶容
量を有するキャパンタを用いないため、集積度が高くな
る利点がある。更に、メモリセル及びダミーセルの読出
し時のコンダクタンス及びビット線容量にバラツキがあ
る場合ｌこも、読出し時にビット線対に現れる信号電圧
差を“１”及び０”情報記憶の犬々のメモリセルに対し
て等しく得ることがでさるため、メモリセル情報による
動作マージンのアンバランスがなく、動作マージンの広
い半導体メモリ装置を冥現できる。
第１図は本発明の半導体メモ１８Ｍのセンス系回路図、
第２図はゲインセルによるビット線の電圧変化を示す図
、第３図はバラツキを考慮した最適ダミーセル電流を説
明するための図である。 図中、１はメモリセル、２はセンスアンプ、３はダミー
セル、■。、Ｉｄはセルのコンダクタンスをそれぞれ示
す。 第４図は不発明の一実施例で用いるメモリセルの構造を
示す断面図、第５図は本発明の一実施例で用いるセンス
アンプの回路図。 ；＋ １ 図 １： メモリセル ２−： センスアンプ ３： ダミーセル 運〉Ｌ談−田デ
第２図はゲインセルによるビット線の電圧変化を示す図
、第３図はバラツキを考慮した最適ダミーセル電流を説
明するための図である。 図中、１はメモリセル、２はセンスアンプ、３はダミー
セル、■。、Ｉｄはセルのコンダクタンスをそれぞれ示
す。 第４図は不発明の一実施例で用いるメモリセルの構造を
示す断面図、第５図は本発明の一実施例で用いるセンス
アンプの回路図。 ；＋ １ 図 １： メモリセル ２−： センスアンプ ３： ダミーセル 運〉Ｌ談−田デ
Claims (1)
- バイナリー情報の記憶部と、記憶されたバイナリ情報に
よってコンダクタンスが変化する電界効果トランジスタ
とから成るゲインメモリセルと、該電界効果トランジス
タの第１バイナリ情報に対応する第１のコンダクタンス
Ｉ＿ｃ（０）と、第２バイナリ情報に対応し前記第１の
コンダクタンスＩ＿ｃ（０）よりも大きい第２のコンダ
クタンスＩ＿ｃ（１）との加算値の２分の１のコンダク
タンスと前記第１のコンダクタンスＩ＿ｃ（０）との間
にあるコンダクタンスＩ＿ｄを有する電界効果トランジ
スタを含むダミーセルと、前記メモリセルの電界効果ト
ランジスタのコンダクタンスＩ＿ｃ（０）又はＩ＿ｃ（
１）と前記ダミーセルの電界効果トランジスタのコンダ
クタンスＩ＿ｄとの差を検出し、バイナリ情報の読出し
を行なう差動感知増幅器とから成ることを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195263A JPS6254893A (ja) | 1985-09-03 | 1985-09-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195263A JPS6254893A (ja) | 1985-09-03 | 1985-09-03 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254893A true JPS6254893A (ja) | 1987-03-10 |
Family
ID=16338233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195263A Pending JPS6254893A (ja) | 1985-09-03 | 1985-09-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254893A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109657A (ja) * | 1981-12-18 | 1983-06-30 | ユニチカ株式会社 | 杢調特殊風合加工糸織編物 |
| CN1063133C (zh) * | 1994-10-24 | 2001-03-14 | 旭化成工业株式会社 | 中空注塑成型一体化轴型回转件的方法 |
| KR100417479B1 (ko) * | 1995-03-31 | 2004-04-29 | 지멘스 악티엔게젤샤프트 | 게인메모리셀용저전력센스증폭기 |
-
1985
- 1985-09-03 JP JP60195263A patent/JPS6254893A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109657A (ja) * | 1981-12-18 | 1983-06-30 | ユニチカ株式会社 | 杢調特殊風合加工糸織編物 |
| CN1063133C (zh) * | 1994-10-24 | 2001-03-14 | 旭化成工业株式会社 | 中空注塑成型一体化轴型回转件的方法 |
| KR100417479B1 (ko) * | 1995-03-31 | 2004-04-29 | 지멘스 악티엔게젤샤프트 | 게인메모리셀용저전력센스증폭기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW554515B (en) | Semiconductor memory device | |
| TWI223810B (en) | Semiconductor memory device | |
| US20070257313A1 (en) | Semiconductor memory device including an SOI substrate | |
| US20090003105A1 (en) | Semiconductor device | |
| US6339318B1 (en) | Semiconductor integrated circuit device | |
| JP3467510B2 (ja) | Ｄｒａｍセル及びその製造方法 | |
| JPH06215564A (ja) | 半導体記憶装置 | |
| US5282162A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
| JPS60254489A (ja) | 半導体記憶装置 | |
| US20150162369A1 (en) | Single-Poly Floating Gate Solid State Direct Radiation Sensor Using STI Dielectric And Isolated PWells | |
| US4067001A (en) | Line for transporting charges from storage elements in a storage field | |
| US4700329A (en) | Semiconductor memory device having dummy cells of divided charge type | |
| JPS6254893A (ja) | 半導体メモリ装置 | |
| JPS59143360A (ja) | ワンデバイス・メモリ・セル | |
| JPS6355788B2 (ja) | ||
| KR960006880B1 (ko) | 반도체 기억장치 | |
| JP2001102549A (ja) | 半導体記憶装置 | |
| JPH0541081A (ja) | ダイナミツクｒａｍ | |
| JPS59198594A (ja) | 半導体メモリ装置 | |
| KR950008386B1 (ko) | 반도체 기억장치 | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JPH06309872A (ja) | 半導体記憶装置 | |
| JPS6370558A (ja) | 半導体メモリセル | |
| JPH0158594B2 (ja) | ||
| JPS6161293A (ja) | ダイナミツクメモリ装置 |