JPS6255308B2 - - Google Patents
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- Publication number
- JPS6255308B2 JPS6255308B2 JP55009930A JP993080A JPS6255308B2 JP S6255308 B2 JPS6255308 B2 JP S6255308B2 JP 55009930 A JP55009930 A JP 55009930A JP 993080 A JP993080 A JP 993080A JP S6255308 B2 JPS6255308 B2 JP S6255308B2
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- JP
- Japan
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- well region
- region
- conductivity type
- semiconductor
- integrated circuit
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に関し、更に詳
しくはコンプリメンタリMOS型IC（CMOSIC）
において寄生バイポーラトランジスタによるサイ
リスタ効果に基づいて流れる過電流を防止するた
めの技術に関する。
しくはコンプリメンタリMOS型IC（CMOSIC）
において寄生バイポーラトランジスタによるサイ
リスタ効果に基づいて流れる過電流を防止するた
めの技術に関する。
従来、Ｎ型シリコン基板にｐ型ウエル領域を形
成すると共にＮ型基板表面部分及びｐ型ウエル領
域にそれぞれｐチヤンネルMOS型FET（電界効
果トランジスタ）及びＮチヤンネルMOS型FET
を形成したCMOSICにおいて、寄生バイポーラ
トランジスタによつてサイリスタ現象が起きるこ
とが知られている。この寄生バイポーラトランジ
スタのサイリスタ効果により過電流が流れるため
Al等の電極金属が溶断したり、或いは正常な動
作が阻害されるという欠点があつた。
成すると共にＮ型基板表面部分及びｐ型ウエル領
域にそれぞれｐチヤンネルMOS型FET（電界効
果トランジスタ）及びＮチヤンネルMOS型FET
を形成したCMOSICにおいて、寄生バイポーラ
トランジスタによつてサイリスタ現象が起きるこ
とが知られている。この寄生バイポーラトランジ
スタのサイリスタ効果により過電流が流れるため
Al等の電極金属が溶断したり、或いは正常な動
作が阻害されるという欠点があつた。
本発明の目的は、このようなサイリスタ現象を
なくした新規な半導体集積回路装置を提供するこ
とにある。
なくした新規な半導体集積回路装置を提供するこ
とにある。
本発明による半導体集積回路装置は、本発明の
一実施例によれば、半導体基板表面となり合つて
形成された互いにチヤンネル導電型式を異にする
２つのMOS型FETのうち少なくとも一方のもの
についてその基板又はウエル領域とソース領域と
の間に逆方向バイアス電圧を印加して寄生バイポ
ーラトランジスタを非導通状態にするようにした
もので、以下、添付図面に示す実施例について詳
述する。
一実施例によれば、半導体基板表面となり合つて
形成された互いにチヤンネル導電型式を異にする
２つのMOS型FETのうち少なくとも一方のもの
についてその基板又はウエル領域とソース領域と
の間に逆方向バイアス電圧を印加して寄生バイポ
ーラトランジスタを非導通状態にするようにした
もので、以下、添付図面に示す実施例について詳
述する。
第１図は、本発明の一実施例によるCMOSIC
を示すものであつて、その等価回路は第２図に示
されている。これらの図において、１０はＮ型シ
リコンからなる半導体基板１２を用いてモノリシ
ツクIC化されたCMOSIC部を示し、このIC部１
０は、図示されていないが複数のｐチヤンネル
MOSFETと、複数のＮチヤンネルMOS型FETと
を含んでおり、それらのいくつかのｐチヤンネル
MOS型FETとＮチヤンネルMOS型FETとは互い
に対をなしてインバータ回路を形成している。特
に図示されたものは、一対のｐチヤンネルおよび
ＮチヤンネルMOS型FETから成るインバータ構
造を示している。２０はＮ型基板１２の表面に形
成されたｐ型ウエル領域である。ｐ型ウエル領域
２０に隣接するＮ型基板表面部分にはp+型ソー
ス領域（ソース）１４、P+型ドレイン領域（ド
レイン）１６及び絶縁ゲート電極（ゲート）１８
を含むｐチヤンネルMOS型FETQPが形成されて
おり、ｐ型ウエル領域２０にはN+型ソース領域
（ソース）２２、N+型ドレイン領域（ドレイン）
２４及び絶縁ゲート電極（ゲート）２６を含むＮ
チヤンネルMOS型FETQNが形成されている。も
ちろん、ｐ型ウエル領域２０およびそのウエル領
域に隣接するＮ型基板表面部分にはそれぞれには
他のMOSFETが形成される。
を示すものであつて、その等価回路は第２図に示
されている。これらの図において、１０はＮ型シ
リコンからなる半導体基板１２を用いてモノリシ
ツクIC化されたCMOSIC部を示し、このIC部１
０は、図示されていないが複数のｐチヤンネル
MOSFETと、複数のＮチヤンネルMOS型FETと
を含んでおり、それらのいくつかのｐチヤンネル
MOS型FETとＮチヤンネルMOS型FETとは互い
に対をなしてインバータ回路を形成している。特
に図示されたものは、一対のｐチヤンネルおよび
ＮチヤンネルMOS型FETから成るインバータ構
造を示している。２０はＮ型基板１２の表面に形
成されたｐ型ウエル領域である。ｐ型ウエル領域
２０に隣接するＮ型基板表面部分にはp+型ソー
ス領域（ソース）１４、P+型ドレイン領域（ド
レイン）１６及び絶縁ゲート電極（ゲート）１８
を含むｐチヤンネルMOS型FETQPが形成されて
おり、ｐ型ウエル領域２０にはN+型ソース領域
（ソース）２２、N+型ドレイン領域（ドレイン）
２４及び絶縁ゲート電極（ゲート）２６を含むＮ
チヤンネルMOS型FETQNが形成されている。も
ちろん、ｐ型ウエル領域２０およびそのウエル領
域に隣接するＮ型基板表面部分にはそれぞれには
他のMOSFETが形成される。
FETQPとＯNはインバータを構成するように相
互に結線されており、FETQPにおいてソース１
４には電源電圧端子ＶDDが、ゲート１８には入力
端子INが、ドレイン１６には出力端子OUTがそ
れぞれ接続され且つFETONにおいてソース２２
には接地端子ＶSSが、ゲート２６には入力端子
INが、ドレイン２４には出力端子OUTがそれぞ
れ接続されている。また、３０Ａ，３０Ｂは電源
電圧端子ＶDDから供給される電圧に基づいてそれ
ぞれバイアス電位を発生するために半導体基板１
２の適当な個所に配置されるバイアス電位発生回
路であり、３０ＡはFETQPのソース１４と基板
１２との間に一例として約3V程度の逆方向バイ
アス電圧を印加するように作用すると共に、３０
ＢはFETQNのソース２２とウエル領域２０との
間に一例として約3V程度の逆方向バイアス電圧
を印加するように作用するものである。
互に結線されており、FETQPにおいてソース１
４には電源電圧端子ＶDDが、ゲート１８には入力
端子INが、ドレイン１６には出力端子OUTがそ
れぞれ接続され且つFETONにおいてソース２２
には接地端子ＶSSが、ゲート２６には入力端子
INが、ドレイン２４には出力端子OUTがそれぞ
れ接続されている。また、３０Ａ，３０Ｂは電源
電圧端子ＶDDから供給される電圧に基づいてそれ
ぞれバイアス電位を発生するために半導体基板１
２の適当な個所に配置されるバイアス電位発生回
路であり、３０ＡはFETQPのソース１４と基板
１２との間に一例として約3V程度の逆方向バイ
アス電圧を印加するように作用すると共に、３０
ＢはFETQNのソース２２とウエル領域２０との
間に一例として約3V程度の逆方向バイアス電圧
を印加するように作用するものである。
上記構成において、バイアス電位発生回路３０
Ａ，３０Ｂを設けたことによる作用効果を明らか
にするため、便宜上、回路３０Ａ，３０Ｂをなく
し、基板１２をソース１４に且つウエル領域２０
をソース２２にそれぞれ接続した場合を考える。
ＱA，ＱBは寄生トランジスタを示すもので、ＱA
はソース１４をエミツタ、基板１２をベース、ウ
エル領域２０をコレクタとするPNPトランジス
タ、ＱBはソース２２をエミツタ、ウエル領域２
０をベース、基板１２をコレクタとするNPNト
ランジスタである。いま、正負の外部ノイズが、
ICの外部端子として設けられた端子ＶDD及び／
又はＶSSに捕捉されたものとすると、それによる
電流が基板１２及び／又はウエル領域２０の抵抗
成分に作用して電圧降下を生じさせ、このため、
トランジスタＱAにおいてはエミツタ電位よりベ
ース電位が低下してベース電流及びコレクタ電流
が流れるようになると共に、ＱAに対しサイリス
タ接続されたトランジスタＱBにおいてはエミツ
タ電位よりベース電位が上昇してベース電流及び
コレクタ電流が流れるようになる。いわゆるラツ
チアツプ現象が起こる。そして、トランジスタＱ
A，ＱBのコレクタ電流は帰還増幅作用のため加速
度的に増大し、サイリスタ現象を生じる。このた
め過大電流がMOS型FETの両ソース領域を通し
て流れ、そのような過電流の通路にあたるソース
領域１４，２２に接続されたAl電極又はその他
の引出し電極等はジユール熱のために破壊され、
溶断したりすることもある。
Ａ，３０Ｂを設けたことによる作用効果を明らか
にするため、便宜上、回路３０Ａ，３０Ｂをなく
し、基板１２をソース１４に且つウエル領域２０
をソース２２にそれぞれ接続した場合を考える。
ＱA，ＱBは寄生トランジスタを示すもので、ＱA
はソース１４をエミツタ、基板１２をベース、ウ
エル領域２０をコレクタとするPNPトランジス
タ、ＱBはソース２２をエミツタ、ウエル領域２
０をベース、基板１２をコレクタとするNPNト
ランジスタである。いま、正負の外部ノイズが、
ICの外部端子として設けられた端子ＶDD及び／
又はＶSSに捕捉されたものとすると、それによる
電流が基板１２及び／又はウエル領域２０の抵抗
成分に作用して電圧降下を生じさせ、このため、
トランジスタＱAにおいてはエミツタ電位よりベ
ース電位が低下してベース電流及びコレクタ電流
が流れるようになると共に、ＱAに対しサイリス
タ接続されたトランジスタＱBにおいてはエミツ
タ電位よりベース電位が上昇してベース電流及び
コレクタ電流が流れるようになる。いわゆるラツ
チアツプ現象が起こる。そして、トランジスタＱ
A，ＱBのコレクタ電流は帰還増幅作用のため加速
度的に増大し、サイリスタ現象を生じる。このた
め過大電流がMOS型FETの両ソース領域を通し
て流れ、そのような過電流の通路にあたるソース
領域１４，２２に接続されたAl電極又はその他
の引出し電極等はジユール熱のために破壊され、
溶断したりすることもある。
本発明によれば、バイアス電位発生回路３０
Ａ，３０Ｂを図示の如く設けたので、上記のよう
なラツチアツプ現象による過電流の発生を未然に
防止できるものである。すなわち、トランジスタ
ＱA，ＱBはそれぞれバイアス電位発生回路３０
Ａ，３０Ｂによりベース・エミツタ間が逆方向に
バイアスされるようになつているので常に非導通
状態におかれるので、ノイズに対し、寄生トラン
ジスタＱA，ＱBは順方向バイアスされにくくな
り、従つて、サイリスタ効果によるラツチアツプ
現象は防止できる。３０Ａ，３０Ｂによつて与え
られる逆バイアス電圧は、大きければ大きい程、
ノイズレベルに対し、より完全な保障を行なうこ
とができる。さらなに、本発明に従えばバイアス
電位発生回路３０Ａ，３０Ｂを半導体基板上、す
なわちオンチツプに形成したので、基板電極又は
ウエル電極、もしくは、バイアス電位発生回路の
ための特別な電極をパツケージ外に導出する必要
がなく、このため外部ノイズを拾う可能性が殆ど
なくなる利点もある。
Ａ，３０Ｂを図示の如く設けたので、上記のよう
なラツチアツプ現象による過電流の発生を未然に
防止できるものである。すなわち、トランジスタ
ＱA，ＱBはそれぞれバイアス電位発生回路３０
Ａ，３０Ｂによりベース・エミツタ間が逆方向に
バイアスされるようになつているので常に非導通
状態におかれるので、ノイズに対し、寄生トラン
ジスタＱA，ＱBは順方向バイアスされにくくな
り、従つて、サイリスタ効果によるラツチアツプ
現象は防止できる。３０Ａ，３０Ｂによつて与え
られる逆バイアス電圧は、大きければ大きい程、
ノイズレベルに対し、より完全な保障を行なうこ
とができる。さらなに、本発明に従えばバイアス
電位発生回路３０Ａ，３０Ｂを半導体基板上、す
なわちオンチツプに形成したので、基板電極又は
ウエル電極、もしくは、バイアス電位発生回路の
ための特別な電極をパツケージ外に導出する必要
がなく、このため外部ノイズを拾う可能性が殆ど
なくなる利点もある。
以上に本発明を好ましい実施例について詳述し
たが、本発明は上記実施例に限定されることな
く、種々の改変形態で実施できるものである。例
えば回路３０Ａ，３０Ｂに相当するバイアス印加
手段は基板電極又はウエル電極をパツケージ外に
導出した場合にはパツケージ外に設けることもで
きる。また、上記バイアス印加手段はFETQP及
びＱNの一方に対して設けるだけでも相当の効果
が得られる。さらに、FETQP，ＱNは異なる段の
インバータを構成するものであつてもよいし、ま
たインバータ以外の回路を構成する隣接して配置
されたものであつてもよい。
たが、本発明は上記実施例に限定されることな
く、種々の改変形態で実施できるものである。例
えば回路３０Ａ，３０Ｂに相当するバイアス印加
手段は基板電極又はウエル電極をパツケージ外に
導出した場合にはパツケージ外に設けることもで
きる。また、上記バイアス印加手段はFETQP及
びＱNの一方に対して設けるだけでも相当の効果
が得られる。さらに、FETQP，ＱNは異なる段の
インバータを構成するものであつてもよいし、ま
たインバータ以外の回路を構成する隣接して配置
されたものであつてもよい。
さらにまた、図示した導電型は、Ｎ型ウエル領
域とするようにそれぞれ逆のものにしうることも
勿論である。
域とするようにそれぞれ逆のものにしうることも
勿論である。
第１図は、本発明の一実施例によるCMOSIC
の概略構成図、第２図は、第１図の装置の等価回
路図である。 １０…基板内回路、１２…Ｎ型半導体基板、２
０…ｐ型ウエル領域、３０Ａ，３０Ｂ…バイアス
電位発生回路、ＱP…ｐチヤンネルMOS型FET、
ＱN…ＮチヤンネルMOS型FET。
の概略構成図、第２図は、第１図の装置の等価回
路図である。 １０…基板内回路、１２…Ｎ型半導体基板、２
０…ｐ型ウエル領域、３０Ａ，３０Ｂ…バイアス
電位発生回路、ＱP…ｐチヤンネルMOS型FET、
ＱN…ＮチヤンネルMOS型FET。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体領域と、この半導体領域
表面に形成された前記半導体領域とは逆導電型の
第２導電型のウエル領域と、このウエル領域に形
成され、該ウエル領域とは反対導電型のチヤンネ
ル型を持つ第１のMOS型電界効果トランジスタ
と、前記ウエル領域に隣接する前記第１導電型の
半導体領域表面部分に形成され、前記第１導電型
の半導体領域とは反対導電型のチヤンネル型を持
つ第２のMOS型電界効果トランジスタと、前記
第１及び第２のトランジスタの少なくとも一方に
ついてその第１導電型の半導体領域又はウエル領
域とソース領域との間に逆方向バイアス電圧を印
加する手段とをそなえたことを特徴とする半導体
集積回路装置。 ２ 特許請求の範囲第１項に記載の半導体集積回
路装置において、前記逆方向バイアス電圧印加手
段は前記第１及び第２のトランジスタのいずれか
一方に対する電源電圧に基づいて前記逆方向バイ
アス電圧を発生すべく前記半導体領域又は前記ウ
エル領域に形成されたバイアス電位発生回路から
成つていることを特徴とする半導体集積回路装
置。 ３ 特許請求の範囲第１項又は第２項に記載の半
導体集積回路装置において、前記逆方向バイアス
電圧印加手段は前記第１及び第２のトランジスタ
のそれぞれに対応して設けられることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP993080A JPS56108257A (en) | 1980-02-01 | 1980-02-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP993080A JPS56108257A (en) | 1980-02-01 | 1980-02-01 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108257A JPS56108257A (en) | 1981-08-27 |
| JPS6255308B2 true JPS6255308B2 (ja) | 1987-11-19 |
Family
ID=11733775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP993080A Granted JPS56108257A (en) | 1980-02-01 | 1980-02-01 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56108257A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852869A (ja) * | 1981-09-24 | 1983-03-29 | Nec Corp | 半導体装置 |
| US4527225A (en) * | 1983-12-21 | 1985-07-02 | Cedric Hartman | Lamp and support therefor |
-
1980
- 1980-02-01 JP JP993080A patent/JPS56108257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108257A (en) | 1981-08-27 |
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